| 主权项 |
1.一种静电放电保护电路,包括:一半导体控整流器,包含有一阳极、一阴极以及一阳极闸,而该阳极与该阴极系分别连接于一第一和一第二电路接点;以及一非挥发性记忆体(non-volatile memory),其包含有一浮动闸、一外接于一电压提供装置之控制闸以及一对源/汲极,该对源/汲极系分别连接于该半导体控整流器之阴极与阳极闸,且该浮动闸内存有预定量之电荷,以降低该半导体控整流器呈负顺向偏压之一触发电压。2.如申请专利范围第1项之静电放电保护电路,其中该非挥发性记忆体系为一分闸式(split gate)记忆体(memory cell)。3.如申请专利范围第2项之静电放电保护电路,其中较靠近该分闸式记忆体之控制闸的一源/汲极系连接于该第二电路接点。4.如申请专利范围第1项之静电放电保护电路,其中该非挥发性记忆体系为一堆闸式(split gate)记忆体(memory cell)。5.如申请专利范围第1项之静电放电保护电路,其中该第一电路接点系连接一积体电路接合垫。6.一种静电放电保护电路,包括:一n型半导体层,该n型半导体层具有一第一接触区;一p型半导体层,与该n型半导体层间呈一接面,该p型半导体层具有一第二接触区;一p型掺杂区,设置于该n型半导体层内,与该第一接触区同连接至一第一电路接点;以及一非挥发性记忆体(non-volatile memory),设置于该p型半导体层内,其包含有一浮动闸、一外接于一电压提供装置之控制闸以及一对源/汲极,该等源/汲极之一者系连接该n型半导体层,而该非挥发性记忆体以源/汲极之另一者以及该第二接触区同连接于一第二电路接点,而该浮动闸内存有预定量之电荷,以降低该半导体控整流器呈负顺向偏压之一触发电压。7.如申请专利范围第6项之静电放电保护电路,其中该非挥发性记忆体包含有一基极,且该基极系以该p型半导体层所构成。8.如申请专利范围第6项之静电放电保护电路,其中该非挥发性记忆体系为一分闸式(split gate)记忆体(memory cell)。9.如申请专利范围第8项之静电放电保护电路,其中较靠近该分闸式记忆体之控制闸的一源/汲极系连接于该第二电路接点。10.如申请专利范围第6项之静电放电保护电路,其中该非挥发性记忆体系为一堆闸式(split gate)记忆体(memory cell)。11.如申请专利范围第6项之静电放电保护电路,其中该第一电路接点系连接一积体电路接合垫。图式简单说明:第1图为习知一静电放电保护电路制于半导体基底的剖面图;第2图为第1图侧向半导体控整流器的I-V曲线图;第3图为习知一种场氧化层边缘崩溃(avalanchebreakdown at field oxide edge)触发之静电放电保护电路制于半导体基底的剖面图;第4图为习知另一种闸辅助(gate-aided breakdown)触发之静电放电保护电路制于半导体基底的剖面图;第5图为本发明之静电放电保护电路制于半导体基底的剖面图;第6图为第5图之等效电路图;第7图为闸导致之源/汲极漏电流之示意图;第8图为第5图之I-V曲线图;第9图为本发明以分闸式记忆体实施时的半导体基底的剖面图。 |
