| 主权项 |
1.一种记录资讯再生装置,具有:一相位检出器,该相位检出器乃备有第1及第2输入端子,而对于上述第1输入端子供给,从被记录有资讯之记录媒体所获得之担负上述资讯之二个化讯号者,及一电压控制振荡器,该电压控制振荡器乃随着上述相位检出器之输出而使振荡频数改变,互相有2/(2m+1)之整数倍份之相位之偏移,而可以发生(2m+1)个(m系正整数)之多相时钟脉冲讯号,而上述多相时钟脉冲讯号乃做为资讯之再生用之同步时钟脉冲讯号而被取出,且该同步时钟脉冲讯号之一部份乃供给于上述相位比较器之第2输入端子者,及一可变延迟电路,该可变延迟电路乃将上述二値化讯号乃令上述二値化讯号延迟一可能控制之延迟时间以资发生二値化延迟讯号者,及一延迟控制电路,该延迟控制电路乃包含:同步于上述同步时钟脉冲讯号而决定来自上述可变延迟电路之二値化延迟讯号之値,以资发生再生数据讯号之第1电路,以及比较来自上述可变延迟电路之二値化延迟讯号之相位与来自上述电压控制振荡器之多相时钟脉冲讯号之各个相位以资发生为了控制上述延迟时间用之将供给于上述可变延迟电路之延迟控制讯号之第2电路,而上述再生数据讯号及上述同步时钟脉冲讯号系使用于记录于上述记录媒体之资讯之再生,而构成为其特征者。2.如申请专利范围第1项所述之记录资讯再生装置,其中上述电压控制振荡器系备有包含环状的连接之单数个之延迟闸段,上述多相时钟脉冲讯号系分别由上述各延迟闸段之输出所获得,上述同步时钟脉冲讯号系由上述延迟闸极段之一个输出所获得者。3.如申请专利范围第2项所述之记录资讯再生装置,其中上述延迟控制电路之第1电路乃具备有,复数组之被串联连接之锁存电路,对于上述电压控制振荡器之环形振荡器之延迟闸极段之上述多相时钟脉冲讯之各个地设置有1组之被串联连接之锁存电路,各组之被串联连接之锁存电路之各个之锁存时钟脉冲输入端子乃,共同的被连接之上述多相时钟脉冲讯号之一系供给于上述锁存时钟脉冲输入端子,而对于各组之串联连接之锁存电路中之初段之锁存电路之数据输入端子将供给上述二値化延迟讯号,各锁存电路系同步于上述多相时钟脉冲讯号中之所对应之时钟脉冲讯号之第1之水平变化而锁存上述二値化延迟讯号之値,上述延迟控制电路之第2电路乃具备有:依据来自上述复数个之锁存电路之输出,而发生表示对于上述多相时钟脉冲讯号之各个相位之上述二値化延迟讯号之相位之时间关系之提前/延迟检出讯号之相位监定电路,以及回应于来自上述相位监定电路之检出讯号而在于时间轴上,令上述二値化延迟讯号之水平变化之定时,使之从上述同步时钟脉冲讯号之上述第1之水平变化之定时而移动于离开之方向地发生上述延迟控制讯号之讯号形成电路者。4.如申请专利范围第3项所述之记录资讯再生装置,其中上述相位监定电路乃对于来自上述电压控制振荡器之环状振荡器之延迟闸极段之上述多相时钟脉冲讯号之复数个之循环发出1次之比例的发生上述提前/延迟检出讯号者。5.如申请专利范围第3项所述之记录资讯再生装置,其中上述讯号形成电路乃对于来自上述电压控制振荡器之环状振荡器之延迟闸极段之上述多相时钟脉冲讯号之复数个之循环发出1次之比例的接受来自上述相位监定电路之上述提前/延迟检出讯号者。6.如申请专利范围第1项所述之记录资讯再生装置,其中上述延迟控制电路之第1电路乃具备有复数个之锁存电路,对于来自上述电压控制振荡器之上述多相时钟脉冲讯号之各个地设有一个锁存电路,各锁存电路系,同步于上述多相时钟脉冲讯号中之所对应之时钟脉冲讯号之第1水平之变化地锁存上述二値化延迟讯号之値,上述延迟控制电路之第2电路乃具备有:依据来自上述复数个之锁存电路之输出,而发生表示对于上述多相时钟脉冲讯号之各个相位之上述二値化延迟讯号之相位之时间关系之提前/延迟检出讯号之相位监定电路,以及回应于来自上述相位监定电路之检出讯号,而在于时间轴上,令上述二値化延迟讯号之水平变化之定时,使之从上述同步时钟脉冲讯号之上述第1之水平变化之定时而移动于离之方向地,发生上述延迟控制讯号之讯号形成电路者。7.如申请专利范围第3项或第6项所述之记录资讯再生装置,其中上述相位检出电路乃,并联的检出来自上述复数个之锁存电路之输出,由而发生表示对于上述多相时钟脉冲讯号之各个之对于第1水平变化之定时之,对于在于时间轴上,上述二値化延迟讯号之水平变化系提前或延迟情形之上述提前/延迟检出讯号,上述讯号形成电路乃包含:当来自上述相位监定电路之提前/延迟检出讯号之表示上述二値化延迟讯号之水平变化之定时系有提前或有延迟时,分别将运算値更新为第1方向及与电相反之第2方向地更新其运算値地执行其动作之第1运算电路,以及发生表示上述第1运算电路之运算値之到达于上述第1方向之第1阈値及上述第2方向之第2阈値之到达检出讯号之到达检出电路,及回应于来自上述到达检出电路之到达检出讯号,而当上述到达检出讯号之表示到达于上述第1阈値时以及表示到达于第2阈値时,分别执行动作将该运算値更新为各第3方向及该相反之第4方向而将该运算値做为上述延迟控制讯号地予以发生,由而使上述二値化延迟讯号之水平变化之定时,在于时间轴上移动于从上述同步时钟脉冲讯号之第1水平变化之定时而离开之方向之第2运算电路,上述可变延迟电路乃,藉由,上述第2运算电路之运算値之被更新为上述第3之方向所发生之上述延迟控制讯号而在于时间轴上提前上述二値化延迟讯号之水平变化之定时,而使它从上述同步时钟脉冲讯号之第1变化之定时而远离,又藉由:上述第2运算电路之运算値之被更新为上述第4方向所发生之上述延迟讯号,而在于时间轴上使上述二値化延迟讯号之水平变化之定时延迟至使它远离于上述同步时钟脉冲讯号之第1水平变化之定时者。8.如申请专利范围第3项或第6项所述之记录资讯再生装置,其中上述相位监定电路乃,并联地检出来自上述复数个之锁存电路之输出,由而发出表示对于上述多相时钟脉冲讯号之各个之第1水平变化之定时于时间轴上,上述二値化延迟讯号之水平变化之定时之提前之时间长度或延迟之时间长之上述提前/延误检出讯号,上述讯号形成电路乃包含:当来自上述相位监定电路之提前/延迟讯号乃表示上述二値化延迟讯号之水平变化之定时系有提前或有延迟时,分别将运算値更新为第1方向及与它相反之第2方向地更新其运算値地执行其动作之第1运算电路,以及发生表示上述第1运算电路之运算値之到达于第1阈値及上述第2方向之第2阈値之到达检出讯号之到达检出电路,及回应于来自上述到达检出电路之到达出讯号,而当上述到达检出讯号之到达于上述第1阈値时,以及表示到达于第2阈値时,分别执行动作将该运算値更新为各第3方向及该相反之第4方向而将运算値做为上述延迟控制讯号而予以发生,由而使上述二値化延迟讯号之水平变化之定时,在于时间轴上移动于从上述同步时钟脉冲讯号之第1水平变化之定时而移动于远离之方向之第2运算电路,上述可变延迟讯号电路乃,藉由,上述第2运算电路之运算値之被更新为上述第3方向所发生之上述延迟控制讯号,而在于时间轴上提前上述二値化延迟讯号之水平变化之定时,而使它从上述同步时钟脉冲讯号之第1水平变化之定时而远离,又藉由上述第2运算电路之运算値之被更新为上述第4方向所发生之延迟讯号,而在于时间轴上使上述二値化延迟讯号之水平变化之定时延迟至使它远离于上述同步时钟脉冲讯号之第1水平变化之定时者。9.如申请专利范围第7项所述之记录资讯再生装置,其中上述讯号形成电路中,上述第1运算电路系回应于上述第2运算电路之更新动作而将该运算値予以初期化者。10.如申请专利范围第8项所述之记录资讯再生装置,其中上述讯号形成电路中,上述第1运算电路系回应于上述第2运算电路之更新动作而将该运算値予以初期化者。11.如申请专利范围第7项所述之记录资讯再生装置,其中上述可变延迟电路乃包含:在于上述延迟控制电路之由上述第2之运算电路之运算値之更新所发生之将上述延迟控制讯号变换为类比讯号之D/A变换器,以及接受上述二値化讯号而随应于上述D/A变换器之输出而控制互相之电导,由而控制延迟时间而令上述二値化讯号延迟该控制之延迟时间出而发生上述二値化延迟讯号之延迟电路者。12.如申请专利范围第8项所述之记录资讯再生装置,其中上述可变延迟电路乃包含:在于上述延迟控制电路之由上述第2之运算电路之运算値之更新所发生之将上述延迟控制讯号变换为类比讯号之D/A变换器,以及接受上述二値化讯号而随应于上述D/A变换器之输出而控制互相之电导,由而控制延迟时间而令上述二値化讯号延迟该控制之延迟时间出而发生上述二値化延迟讯号之延迟电路者。图式简单说明:第1图系记录资讯再生装置之DVD或CD-ROM驱动器等之磁碟驱动装置之方块图。第2图系表示同步时钟脉冲讯号之负载为50%时之再生数据与同步时钟脉冲讯号之相位关系之定时表。第3图系表示同步时钟脉冲讯号之负载并非50%时之再生数据与同步时钟脉冲讯号之相位关系之定时表。第4图系表示依本发明之一实施例之数据再生装置之一例之数据选通电路之构成之方块图。第5图系表示可以使用于第4图所示之数据选通电路之电压控制振荡器之一例之逻辑电路图。第6图系表示可使用于第4图所示之数据选通电路之可变延迟电路之一例之方块图。第7图系表示可使用于第4图所示之数据选通电路之延迟控制电路之一例之方块图。对于时钟脉冲讯号之一周期而二値化延迟讯号之水平变化乃由相位检出电路所检出者。第8图系表示第7图之相位检出电路之相位检出动作之定时表。第9图系表示第7图之第1可逆计数器之计数値之延迟控制讯号之更新时序之一例之定时表。第10图系表示可使用于第4图所示之数据选通电路之延迟控制电路之其他之一例之方块图,乃成为连对于控制目标之误差之大小也可能检出之构成者。第11图系表示可以使用于第4图所示之数据选通电路之延迟控制电路一例一例之方块图,乃对于同步时钟脉冲讯号之2周期而检出二値化延迟讯号之水平变化之构成者。第12图系表示第11图之延迟控制电路之相位检出动作之定时表。第13A图系表示第11图之延迟控制电路之相位检出电路之相位检出动作之第1手法之说明图。第13B图系表示第11图之延迟控制电路之相位检出电路之相位检出动作之第2手法之说明图。 |
