| 主权项 |
1.一种半导体装置,具备有:分别在其表面有,记忆电路,包含输入上述记忆电路之位址信号用之多数位址用焊接点,及输入输出资料用之多数输入输出用焊接点之多数焊接点,且有一对长边及一对短边之4个晶片;在表面设有,分别以电气方式连接在上述4个晶片之各位址用焊接点及输入输出用焊接点之包含位址用焊接点及输入输出用焊接点之多数焊接点之基板;以及分别以电气方式连接在上述基板上之位址用焊接点及输入输出用焊接点,包含配设在上述基板之背面之位址用端子及输入输出端子之多数外部端子;其特征在于,上述4个晶片成阵列状配置在上述基板上,上述4个晶片之各个多数位址用焊接点系配置在邻接于上述一对短边之一侧,上述多数输入输出用焊接点系从上述多数位址用焊接点之上述一对短边之一侧向上述一对短边之另一侧分开配置之,上述4个晶片之各一对短边之一方成相互邻接状配置,使上述4个晶片之各个多数位址用焊接点位于上述基板之平面上中央部侧,上述4个晶片之各个多数位址用焊接点中之相对应之焊接点被共同化,而连接在上述外部端子之上述位址用端子,上述4个晶片之各个多数输入输出用焊接点,每一个晶片独立连接在上述外部端子之上述输入输出用端子。2.如申请专利范围第1项之半导体装置,上述基板系一对具有长边及短边之多角形状,上述基板系具有多层配线之多层配线构造,上述4个晶片在上述基板之短边方向配设两个,在长边方向配设两个,配设在上述基板之短边方向之晶片之位址用焊接点间,系藉延伸在上述基板之短边方向之第1配线层,以电气方式连接在一起,配设在上述基板之长边方向之晶片之位址用焊接点间,则藉延伸在上述基板之长边方向,与上述第1配线层不同层之第2配线层,以电气方式连接在一起。3.如申请专利范围第1项或第2项之半导体装置,上述第1配线层系上述基板之多数层之配线层中之最上层,上述第2配线层系上述基板之多数层之配线层中之最下层,上述第1配线层与上述第2配线层,系藉形成在上述基板中之填充导电材料之通孔,以电气方式连接在一起。4.如申请专利范围第3项之半导体装置,上述外部端子具有连接焊锡球用之连接盘(land),上述第2配线层与上述外部端子之连接盘在同一层,上述外部端子之所有连接盘配置在上述第2配线层外侧之上述基板之背面上。5.如申请专利范围第4项之半导体装置,上述基板呈矩形形状,在上述矩形形状之基板之一对长边之中央部配置上述外部端子之上述位址用端子,在上述基板之角部配置上述外部端子之上述输入输出用端子。6.如申请专利范围第5项之半导体装置,上述各晶片上另设有输入上述记忆电路之控制信号用之控制用焊接点,上述4个晶片之各一对短边之一方配置成相互邻接状,使上述各晶片之各控制用焊接点位于上述基板之平面上中央部侧,上述各控制用焊接点被共同化,而连接在上述外部端子之控制用端子,上述控制用端子配置在上述基板之长边之中央部。7.如申请专利范围第1项之半导体装置,上述各晶片上之焊接点系沿上述各晶片之长边方向,成一列状配置在上述各晶片之中心部。8.如申请专利范围第1项之半导体装置,上述各晶片上之焊接点系沿上述各晶片之一对长边配置。9.如申请专利范围第1项之半导体装置,上述各基板上之焊接点系沿上述各晶片之一对长边之外侧配置。10.如申请专利范围第1项之半导体装置,上述各晶片系介由晶片黏结材料实装在上述基板上,上述各晶片上之焊接点与上述各基板上之焊接点系以键合线(bonding wire)相互连接在一起,实装在上述基板上之上述各晶片及上述键合线由树脂材料塑模,上述基板上形成有供焊锡回流时之热处理所产生之水蒸气逸出之贯穿孔。11.如申请专利范围第10项之半导体装置,在上述基板之贯穿孔之周边部配置有绝缘材料构成之台阶差修正构件。12.如申请专利范围第10项之半导体装置,在上述基板之贯穿孔之周边部未配置有上述晶片黏结材料。13.如申请专利范围第1项之半导体装置,上述各晶片系藉面朝下结合法(face down bonding)实装在上述基板上,上述各晶片与上述基板系藉金属球以倒装晶片结合法(flip-chip bonding)相结合,上述晶片之表面与上述基板之间填充有树脂材料。14.一种半导体装置,具备有:分别在其表面有,记忆电路,包含输入上述记忆电路之位址信号用之多数位址用焊接点,及输入输出资料用之多数输入输出用焊接点之多数焊接点,且有一对长边及一对短边之4个晶片;在表面设有,分别以电气方式连接在上述4个晶片之各位址用焊接点及输入输出用焊接点之包含位址用焊接点及输入输出用焊接点之多数焊接点之基板;以及分别以电气方式连接在上述基板上之位址用焊接点及输入输出用焊接点,包含配设在上述基板之背面之位址用端子及输入输出端子之多数外部端子;其特征在于,上述4个晶片以线对称方式成阵列状配置在上述基板上,上述4个晶片之各个多数位址用焊接点系配置在邻接于上述一对短边之一侧,上述多数输入输出用焊接点系从上述多数位址用焊接点之上述一对短边之一侧向上述一对短边之另一侧分开配置之,上述4个晶片之各一对短边之一方成相互邻接状配置,使上述4个晶片之各个多数位址用焊接点位于上述基板上之平面上中央部侧,上述4个晶片之各个多数位址用焊接点中之相对应之焊接点被共同化,而连接在上述外部端子之上述位址用端子,上述4个晶片之各个多数输入输出用焊接点,每一个晶片独立连接在上述外部端子之上述输入输出用端子。15.一种半导体装置,具备有:分别在其表面有,记忆电路,包含输入上述记忆电路之位址信号用之多数位址用焊接点,及输入输出资料用之多数输入输出用焊接点之多数焊接点,且有一对长边及一对短边之4个晶片;在表面设有,分别以电气方式连接在上述4个晶片之各位址用焊接点及输入输出用焊接点之包含位址用焊接点及输入输出用焊接点之多数焊接点之基板;以及分别以电气方式连接在上述基板上之位址用焊接点及输入输出用焊接点,包含配设在上述基板之背面之位址用端子及输入输出端子之多数外部端子;其特征在于,上述4个晶片之上述输入输出用焊接点分别为16之输入输出位元架构,上述4个晶片之各个多数位址用焊接点中之相对应之焊接点被共同化,而连接在上述外部端子之上述位址用端子,上述4个晶片之各个多数输入输出用焊接点,每一个晶片独立连接在上述外部端子之上述输入输出用端子,藉上述4个晶片而成64之输入输出位元架构。16.如申请专利范围第15项之半导体装置,上述4个晶片设有,具备可将上述输入输出位元架构分别切换成16与8之任选结合功能之任选用焊接点,上述基板设有具备可将上述输入输出位元架构分别切换成16与8之任选结合功能之任选用焊接点,而切换上述晶片上之任选用焊接点与上述基板上之任选用焊接点,使上述4个晶片之各个成为16或8之输入输出位元架构,藉上述4个晶片而成为16或8之输入输出位元架构。17.一种半导体装置,具备有:一定之电路;在其表面上有输入输出上述各电路之各信号之多数焊接点之晶片;在其表面上设有分别以电气方式连接在上述晶片上之焊接点之多数焊接点之基板;以及,分别以电气方式连接在上述基板上之焊接点之多数外部端子,其特征在于,上述晶片上之焊接点与上述基板上之焊接点系以键合线连接在一起,而在上述基板上之焊接点实施第1次键合,在上述晶片上之焊接点实施第2次键合。18.如申请专利范围第17项之半导体装置,上述晶片上之焊接点预先形成有金属球,而在上述金属球上进行上述2次键合。19.一种半导体装置,其特征为具备:具有彼此呈相反侧的表面及背面,及形成于上述表面上的第1焊接点列,及形成于上述背面上的复数个接线盘,及电气性连接上述第1焊接点列与背面的复数个接线盘之复数条的配线等之基板;及具有表面,背面及形成于上述表面上的复数个焊接点,且于上述基板的表面上朝向上述背面而配置之第1半导体晶片;及具有表面,背面及形成于上述表面上的复数个焊接点,且于挟持上述第1焊接点列而与上述第1半导体晶片呈相反侧的上述基板的表面上,朝向上述背面而配置之第2半导体晶片;及分别连接上述第1半导体晶片的复数个焊接点与上述第1焊接点列之第1引线;及封装上述第1半导体晶片及第2半导体晶片及上述第1引线之封装材;并且,上述第1引线之与上述基板的第1焊接列连接的部份的上述基板的表面所成的角度要比和上述第1半导体晶片的焊接点连接的部份的上述第1半导体晶片的表面所成的角度来得大。20.如申请专利范围第19项之半导体装置,其中更于上述基板的表面上之上述第1半导体晶片与第2半导体晶片之间具有第2焊接点列,以及具有分别连接上述第2半导体晶片的复数个焊接点与上述焊接点列之第2引线;并且,上述第2引线之与上述基板的第2焊接列连接的部份的上述基板的表面所成的角度要比和上述第2半导体晶片的焊接点连接的部份的上述第2半导体晶片的表面所成的角度来得大。21.一种半导体装置的制造方法,其特征为具备:准备一具有彼此呈相反侧的表面及背面,及形成于上述表面上的第1焊接点列,及形成于上述背面上的复数个接线盘,及分别电气性连接上述第1焊接点列与背面的复数个接线盘之复数条的配线等之基板的过程;及准备一具有表面,背面及形成于上述表面上的复数个焊接点之第1及第2半导体晶片的过程;及在上述基板的表面上配置上述第1半导体晶片的过程;及在挟持上述第1焊接点列而与上述第1半导体晶片呈相反侧的上述基板的表面上配置上述第2半导体晶片的过程;及在上述第1焊接点列的各焊接点进行第1键合,且在上述各第1键合的过程后,在上述第1半导体晶片的焊接点进行第2键合下,分别经由键合线来电气性连接上述第1焊接点列与上述第1半导体晶片的焊接点的过程;及以封装材来封装第1,第2半导体晶片及上述键合线的过程。22.如申请专利范围第21项之半导体装置的制造方法,其中更具有:上述基板在配置有上述第1半导体晶片的领域与配置有上述第2半导体晶片的领域之间具有第2焊接点列,在上述第2焊接点列的各焊接点进行第1键合,且在上述各筑了键合的过程后,在上述第2半导体晶片的焊接点进行第2键合下,分别经由键合线来电气性连接上述第2焊接点列与上述第2半导体晶片的焊接点的过程。图式简单说明:第1图系表示本发明实施形态1之半导体装置之平面图。第2图(A)-(C)系分别表示本发明实施形态1之半导体装置之正面图、侧面图及底面图。第3图系本发明实施形态1之第1图之A-A'切断线之截面图。第4图系表示本发明实施形态1之将晶片实装在基板上之状态(封装材料未图示)之概要平面图。第5图系本发明实施形态1之第4图之B-B'切断线之截面图。第6图系表示本发明实施形态1之基板第1层之配线图型之平面图。第7图系表示本发明实施形态1之基板第2层之配线图型之平面图。第8图系表示本发明实施形态1之基板第3层之配线图型之平面图。第9图系表示本发明实施形态1之基板第4层之配线图型之平面图。第10图系从上面透视本发明实施形态1之基板之平面图。第11图系从上面透视本发明实施形态1之基板以表示外部端子之配置(64)之平面图。第12图系从上面透视本发明实施形态1之基板以表示外部端子之配置(32)之平面图。第13图系表示本发明实施形态1之引线之结线状态之平面图。第14图系表示本发明实施形态1之16之输入输出位元架构之结线状态之平面图。第15图系表示本发明实施形态1之8之输入输出位元架构之结线状态之平面图。第16图系表示本发明实施形态1之晶片上之焊接点之功能分配之说明图。第17图系表示本发明实施形态1之基板上之焊接点之16,8之输入输出位元架构之功能分配说明图。第18图系表示本发明实施形态1之组件之64(16)之输入输出位元架构之概要功能架构图。第19图系表示本发明实施形态1之组件之32(8)之输入输出位元架构之概要功能架构图。第20图系表示本发明实施形态1之一根引线之结线状态之概要平面图。第21图系本发明实施形态1之第20图之C-C'切断线之截面图。第22图系表示本发明实施形态1之组件之装配流程之流程图。第23图系表示本发明实施形态1之记忆模组之平面图。第24图系表示本发明实施形态1之模组基板第1层之配线图型之平面图。第25图系表示本发明实施形态1之模组基板第2层之配线图型之平面图。第26图系表示本发明实施形态1之模组基板第3层之配线图型之平面图。第27图系表示本发明实施形态1之基板上之焊接点配置之变形例之平面图。第28图系表示本发明实施形态1之基板上之焊接点配置之另一变形例之平面图。第29图系表示本发明实施形态1之基板上之焊接点配置之再一变形例之平面图。第30图系表示本发明实施形态2之半导体装置之将晶片实装在基板上之状态之概要平面图。第31图系本发明实施形态2之第30图之D-D'切断线之截面图。第32图系表示本发明实施形态3之半导体装置之将晶片实装在基板上之状态之概要平面图。第33图系本发明实施形态3之第32图之E-E'切断线之截面图。 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