| 主权项 |
1.一种半导体记忆体装置,包括有快闪电子可拭除可程式唯读记忆体[EEPROM]记忆胞[cell]阵列、字线追踪结构,该字线追踪结构用于匹配参考和区段核心字线电压,跨越整个晶片而无关于区段位置:记忆体阵列,具有复数个分成为复数个区段之记忆体核心记忆胞,各区段具有记忆体核心记忆胞其中配置成各列之字线以及与该各列之字线相交之各行之位元线,该区段位于个别跨越晶片之整个区域;参考记忆胞极小阵列,具有复数个参考核心记忆胞,配置成各列之参考核心字线和各行之参考位元线;列解码器,用来选择于该复数个区段中之其中之一某一区段字线;升压电路,用来产生于读取模式操作期间升压高于用以驱动经由该列解码器所选择之字线电源供应电位之字线供应电压,以及用来驱动该参考核心字线;该升压电路和该参考记忆胞极小阵列为物理上位于彼此靠近于该晶片之部位;该复数个区段之其中之一区段为物理上位于接近该升压电路定义为“近"区段;该复数个区段之其中另一区段为物理上位于远离该升压电路定义为“远"区段;第一导体线,操作连接于该升压电路之输出与该“远"区段之区段字线之间;第二导体线,操作连接于该“远"区段之区段字线与该参考记忆胞极小阵列之间;该第二导体线具有较于该第一导体线实质较小之延迟特性,俾使得相关于参考极小阵列之参考字线电压将于读取操作期间无关于所选择之区段之位置,紧密地追踪区段字线电压。2.如申请专利范围第1项之半导体记忆体装置,其中该第二导体线具有由时间常数R2CR定义之延迟特性,此处R2为其电阻负载,而CR为参考记忆胞极小阵列之电容负载。3.如申请专利范围第2项之半导体记忆体装置,其中该第一导体线具有由时间常数R1CS定义之延迟特性,此处R1为其电阻负载,而CS为选择之区段之电容负载。4.如申请专利范围第3项之半导体记忆体装置,其中电容负载CR为实质小于对于任何选择之区段之电容负载CS。5.一种半导体记忆体装置,包括有快闪电子可拭除可程式唯读记忆体[EEPROM]记忆胞[cell]阵列、字线追踪结构,该字线追踪结构用于匹配参考和区段核心字线电压,跨越整个晶片而无关于区段位置:记忆体阵列,具有复数个分成为复数个区段之记忆体核心记忆胞,各区段具有记忆体核心记忆胞其中配置成各列之字线以及与该各列之字线相交之各行之位元线,该区段位于个别跨越晶片之整个区域;参考记忆胞极小阵列,具有复数个参考核心记忆胞,配置成各列之参考核心字线和各行之参考位元线;列解码器机构,用来选择于该复数个区段中之其中之一某一区段字线;升压电路机构,用来产生于读取模式操作期间升压高于用以驱动经由该列解码器机构所选择之字线电源供应电位之字线供应电压,以及用来驱动该参考核心字线;该升压电路机构和该参考记忆胞极小阵列为物理上位于彼此靠近于该晶片之部位;该复数个区段之其中之一区段为物理上位于接近该升压电路机构定义为“近"区段;该复数个区段之其中另一区段为物理上位于远离该升压电路机构定义为“远"区段;第一导体机构,操作连接于该升压电路机构之输出与该“远"区段之区段字线之间;第二导体机构,操作连接于该“远"区段之区段字线与该参考记忆胞极小阵列之间;该第二导体机构具有较于该第一导体机构实质较小之延迟特性,俾使得相关于参考极小阵列之参考字线电压将于读取操作期间无关于所选择之区段之位置,紧密地追踪区段字线电压。6.如申请专利范围第5项之半导体记忆体装置,其中该第二导体机构具有由时间常数R2CR定义之延迟特性,此处R2为其电阻负载,而CR为参考记忆胞极小阵列之电容负载。7.如申请专利范围第6项之半导体记忆体装置,其中该第一导体机构具有由时间常数R1CS定义之延迟特性,此处R1为其电阻负载,而CS为选择之区段之电容负载。8.如申请专利范围第7项之半导体记忆体装置,其中电容负载CR为实质小于对于任何选择之区段之电容负载CS。图式简单说明:第1图为习知16百万位元[Mb]EEPROM半导体积体电路记忆体装置之简化方块图,该记忆体装置具有分割成复数个区段之记忆体记忆胞阵列;第2图和第3图显示于第1图之个别“近"和“远"区段各种信号之波形,可用于了解于读取期间遭遇之问题;第4图为依照本发明原理构成,具有字线追踪结构之16百万位元EEPROM半导体积体电路记忆体装置之简化方块图;第5图和第6图显示于第4图之个别“近"和“远"区段各种信号之波形,可用于了解如何解决读取问题;第7图显示分别于第1图和第4图中参考记忆胞字线电压和区段核心字线电压对于“远"区段之波形;以及第8图为结合第4图之第一和第二VPXG导体线之电阻和寄生电容之电路图 |
