| 主权项 |
1.一种半导体积体电路装置,其系一种在基板之主面上,具有藉由元件分离沟周围被包围之岛状的平面图案之复数的活性领域在第1方向具有规定间隔地被配置,于上述各各之复数之活性领域形成半导体元件之半导体积体电路装置,其特征为:上述第1方向之上述活性领域之宽度与上述活性领域间之间隔之和,构成上述第1方向之最小节距,上述第1方向之上述活性领域之宽度比上述最小节距之1/2还大。2.如申请专利范围第1项记载之半导体积体电路装置,其中上述最小节距之1/2系以光蚀法之析像界限所决定之最小加工尺寸。3.如申请专利范围第1项记载之半导体积体电路装置,其中上述半导体元件被结合于具有规定之间隔被配置之配线,上述配线之宽度与上述配线间之间隔以上述最小前距构成。4.一种半导体积体电路装置,其系一种在基板之主面上,具有藉由元件分离沟周围被包围之岛状的平面图案之复数的活性领域在第1方向具有规定间隔地被配置,于上述各各之复数之活性领域形成半导体元件之半导体积体电路装置,其特征为:上述第1方向之上述活性领域之宽度与上述活性领域间之间隔之和系以光蚀法之析像界限所决定之最小加工尺寸之2倍,上述活性领域之宽度在上述最小加工尺寸以上,上述活性领域间之间隔在上述最小加工尺寸以下。5.如申请专利范围第1-4项之任何一项记载之半导体积体电路装置,其中上述半导体元件被结合于具有规定之间隔被配置之配线,上述配线之宽度与上述配线间之间隔以上述光蚀法之析像界限所决定之最小加工尺寸构成。6.如申请专利范围第3项记载之半导体积体电路装置,其中上述半导体元件构成记忆体单元,上述配线构成被结合于上述记忆体单元之字元线或位元线。7.如申请专利范围第1-4项之任何一项记载之半导体积体电路装置,其中藉由上述元件分离沟周围被包围之上述活性领域之周围部,成为具有凸状之圆形之剖面形状。8.如申请专利范围第1-4项之任何一项记载之半导体积体电路装置,其中被形成于上述活性领域之基板表面之上述半导体元件之闸极绝缘膜之膜厚在上述活性领域之中央部与周围部相等。9.如申请专利范围第1-4项之任何一项记载之半导体积体电路装置,其中被形成于上述活性领域之上述半导体元件系以MISFET构成,上述MISFET为构成DRAM之记忆体单元之一部份之记忆体单元选择用MISFET,在上述记忆体单元选择用MISFET串联连接构成上述DRAM之记忆体单元之其它一部份之电容元件。10.一种半导体积体电路装置之制造方法,其特征系包含以下之工程:于第1方向之上述氮化矽膜之宽度与上述第1方向之上述氮化矽膜间之间隔之和构成上述第1方向之最小节距地在基板之主面上形成氮化矽膜之工程;及在上述氮化矽膜之侧壁形成侧壁间隔后,在上述基板对于上述侧壁间隔自匹配地形成沟之工程;及去除上述侧壁间隔后,藉由氧化上述基板,圆形加工上述基板表面之工程;及在包含上述沟之内部之上述基板上形成绝缘膜后,去除上述沟之外部之上述绝缘膜,藉由将上述绝缘膜埋入上述沟中,形成规定活性领域之元件分离沟之工程。11.一种半导体积体电路装置之制造方法,其特征系包含以下之工程:在基板之主面上选择性地形成氮化矽膜之工程;及在上述氮化矽膜之侧壁形成侧壁间隔后,将上述基板对于上述侧壁间隔自匹配地蚀刻,在元件分离领域之上述基板形成沟之工程;及去除上述侧壁间隔后,藉由热氧化上述基板,圆形加工活性领域之周围部之上述基板表面之工程;及在包含上述沟之内部之上述基板上形成绝缘膜后,去除上述氮化矽膜之上部之上述绝缘膜,藉由将上述绝缘膜埋入上述沟中,形成元件分离沟之工程。12.一种半导体积体电路装置之制造方法,其特征系包含以下之工程:在基板之主面上选择性地形成氮化矽膜之工程;及在上述氮化矽膜之侧壁形成侧壁间隔后,将上述基板对于上述侧壁间隔自匹配地蚀刻,在元件分离领域之上述基板形成沟之工程;及去除上述侧壁间隔后,藉由热氧化上述基板,圆形加工活性领域之周围部之上述基板表面之工程;及藉由蚀刻氮化矽膜,使上述氮化矽膜之周围部后退于上述活性领域之中心侧之工程;及在包含上述沟之内部之上述基板上形成绝缘膜后,去除上述氮化矽膜之上部之上述绝缘膜,藉由将上述绝缘膜埋入上述沟中,形成规定活性领域之元件分离沟之工程。13.如申请专利范围第12项记载之半导体积体电路装置之制造方法,其中使上述氮化矽膜之周围部往上述活性领域之中心侧后退用之上述蚀刻为等向性蚀刻。14.如申请专利范围第10项记载之半导体积体电路装置之制造方法,其中更包含:在上述沟埋入上述绝缘膜后,藉由热氧化上述基板,在上述活性领域之上述基板表面形成MISFET之闸极绝缘膜,接着,在上述闸极绝缘膜上形成上述MISFET之闸极电极之工程。15.如申请专利范围第14项记载之半导体积体电路装置之制造方法,其中更包含:先于形成上述闸极绝缘膜之工程,在上述活性领域之上述基板表面形成氧化矽膜之工程;及通过上述氧化矽膜,在上述基板植入不纯物离子之工程;及藉由热处理上述基板,使上述不纯物扩散,在上述基板形井之工程;及藉由蚀刻上述基板之表面,去除上述氧化矽膜之工程。16.如申请专利范围第14项记载之半导体积体电路装置之制造方法,其中上述MISFET之闸极电极系横穿上述活性领域与上述元件分离沟而存在。17.如申请专利范围第14项记载之半导体积体电路装置之制造方法,其中上述MISFET系构成DRAM之记忆体单元之一部份之记忆体单元选择用MISFET。18.如申请专利范围第10-17项之其中任何一项记载之半导体积体电路装置之制造方法,其中上述氮化矽膜具有细长岛状之平面图案,上述氮化矽膜之第1方向及邻接上述第1方向之上述氮化矽膜间之间隔分别等于以光蚀法之析像界限所决定之最小尺寸。19.如申请专利范围第18项记载之半导体积体电路装置之制造方法,其中上述MISFET之闸极电极系沿着与上述活性领域之第1方向交叉之第2方向,以相同之宽度及相同之间隔直线地延伸存在,上述宽度及上述间隔分别等于以光蚀法之析像界限所决定之最小尺寸。20.如申请专利范围第10-17项之其中任何一项记载之半导体积体电路装置之制造方法,其中上述侧壁间隔系由氧化矽膜形成。21.如申请专利范围第10-17项之其中任何一项记载之半导体积体电路装置之制造方法,其中上述侧壁间隔之膜厚为5nm-40nm。22.如申请专利范围第10-17项之其中任何一项记载之半导体积体电路装置之制造方法,其中更包含:在上述氮化矽膜之侧壁形成上述侧壁间隔后,先于在上述基板形成上述沟之工程,在包含上述侧壁间隔之下部领域之上述基板之表面附近植入不纯物离子之工程。23.如申请专利范围第10-17项之其中任何一项记载之半导体积体电路装置之制造方法,其中将上述基板对于上述侧壁间隔自匹配地蚀刻,形成上述沟之际,首先,藉由将上述基板之表面附近等向性地蚀刻,将上述侧壁间隔之下部领域之上述基板之表面附近做等向性蚀刻,接着,非等向性地蚀刻上述基板以形成上述沟。24.如申请专利范围第10-17项之其中任何一项记载之半导体积体电路装置之制造方法,其中去除上述侧壁间隔后,等向性地蚀刻上述侧壁间隔之下部领域之上述基板之表面附近,接着,藉由热氧化上述基板,圆形加工上述活性领域之周围部之上述基板表面。25.如申请专利范围第10-17项之其中任何一项记载之半导体积体电路装置之制造方法,其中将圆形加工上述基板表面用之上述热氧化分成复数次进行。26.如申请专利范围第10-17项之其中任何一项记载之半导体积体电路装置之制造方法,其中圆形加工上述基板表面后,先于在上述沟中埋入上述绝缘膜之工程,藉由蚀刻上述沟之内壁,藉由上述圆形加工时之热氧化,去除或薄膜化被形成在上述沟之内壁之氧化矽膜。27.如申请专利范围第10-17项之其中任何一项记载之半导体积体电路装置之制造方法,其中于上述沟中埋入上述绝缘膜后或在中途,藉由热处理上述基板,使上述绝缘膜致密化。28.一种半导体积体电路装置之制造方法,其特征系包含以下之工程:(a)在基板之第1领域及第2领域之个别主面上选择性地形成氮化矽膜之工程;(b)在残留于上述基板上之上述氮化矽膜之侧壁形成第1侧壁间隔之工程;(c)将上述基板之上述第1领域以第1光阻膜覆盖,藉由蚀刻上述第2领域之上述第1侧壁间隔,在上述第2领域之上述氮化矽膜之侧壁形成比上述第1侧壁间隔膜厚还薄的第2侧壁间隔之工程;(d)去除上述第1光阻膜后,藉由使上述基板对于上述第1侧壁间隔及第2侧壁间隔自匹配地蚀刻,在上述基板形成沟之工程;(e)去除上述第1侧壁间隔及上述第2侧壁间隔后,藉由热氧化上述基板,圆形加工活性领域之周围部之上述基板表面之工程;(f)在包含上述沟之内部之上述基板上形成绝缘膜后,去除上述氮化矽膜之上部的上述绝缘膜,藉由使上述绝缘膜埋入上述沟中,形成规定活性领域之元件分离沟之工程。29.如申请专利范围第28项记载之半导体积体电路装置之制造方法,其中在上述(f)工程之后,更包含:(g)去除上述氮化矽膜,进行降低上述活性领域之上述基板之表面与上述元件分离沟内之上述绝缘膜之表面之段差用之蚀刻处理之工程;(h)藉由热氧化上述基板,在上述活性领域之上述基板表面形成第1MISFET之第1闸极绝缘膜之工程;(i)以第2光阻膜覆盖上述基板之上述第二领域,藉由蚀刻上述基板之上述第1领域之表面,去除上述第1领域之上述第1闸极氧化膜之工程;(j)在去除上述第2光阻膜后,藉由热氧化上述基板,在上述基板之上述第1领域之表面形成第2MISFET之第2闸极氧化膜之工程。30.如申请专利范围第5项记载之半导体积体电路装置,其中上述半导体元件构成记忆体单元,上述配线构成被结合于上述记忆体单元之字元线或位元线。31.如申请专利范围第5项记载之半导体积体电路装置,其中藉由上述元件分离沟周围被包围之上述活性领域之周围部,成为具有凸状之圆形之剖面形状。32.如申请专利范围第5项记载之半导体积体电路装置,其中被形成于上述活性领域之上述半导体元件系以MISFET构成,上述MISFET为构成DRAM之记忆体单元之一部份之记忆体单元选择用MISFET,在上述记忆体单元选择用MISFET串联连接构成上述DRAM之记忆体单元之其它一部份之电容元件。33.如申请专利范围第18项之记载之半导体积体电路装置之制造方法,其中将上述基板对于上述侧壁间隔自匹配地蚀刻,形成上述沟之际,首先,藉由将上述基板之表面附近等向性地蚀刻,将上述侧壁间隔之下部领域之上述基板之表面附近做等向性蚀刻,接着,非等向性地蚀刻上述基板以形成上述沟。34.如申请专利范围第19项记载之半导体积体电路装置之制造方法,其中将上述基板对于上述侧壁间隔自匹配地蚀刻,形成上述沟之际,首先,藉由将上述基板之表面附近等向性地蚀刻,将上述侧壁间隔之下部领域之上述基板之表面附近做等向性蚀刻,接着,非等向性地蚀刻上述基板以形成上述沟。35.如申请专利范围第18项记载之半导体积体电路装置之制造方法,其中去除上述侧壁间隔后,等向性地蚀刻上述侧壁间隔之下部领域之上述基板之表面附近,接着,藉由热氧化上述基板,圆形加工上述活性领域之周围部之上述基板表面。36.如申请专利范围第19项记载之半导体积体电路装置之制造方法,其中去除上述侧壁间隔后,等向性地蚀刻上述侧壁间隔之下部领域之上述基板之表面附近,接着,藉自热氧化上述基板,圆形加工上述活性领域之周围部之上述基板表面。图式简单说明:第一图系本发明之一实施形态之半导体积体电路装置之制造工程之中途的基板之重要部位平面图。第二图系DRAM之记忆体阵列之等价电路图。第三图系沿着第一图之A-A'线以及B-B'线之基板的重要部位剖面图。第四图系显示本发明之实施形态1之半导体积体电路装置之制造方法之基板的重要部位剖面图。第五图系显示显示本发明之实施形态1之半导体积体电路装置之制造方法之基板的重要部位剖面图。第六图系显示显示本发明之实施形态1之半导体积体电路装置之制造方法之基板的重要部位剖面图。第七图系显示显示本发明之实施形态1之半导体积体电路装置之制造方法之基板的重要部位剖面图。第八图系显示显示本发明之实施形态1之半导体积体电路装置之制造方法之基板的重要部位剖面图。第九图系显示显示本发明之实施形态1之半导体积体电路装置之制造方法之基板的重要部位剖面图。第十图系显示显示本发明之实施形态1之半导体积体电路装置之制造方法之基板的重要部位剖面图。第十一图系显示显示本发明之实施形态1之半导体积体电路装置之制造方法之基板的重要部位剖面图。第十二图系显示显示本发明之实施形态1之半导体积体电路装置之制造方法之基板的重要部位剖面图。第十三图系显示显示本发明之实施形态1之半导体积体电路装置之制造方法之基板的重要部位剖面图。第十四图系显示显示本发明之实施形态1之半导体积体电路装置之制造方法之基板的重要部位剖面图。第十五图系显示显示本发明之实施形态1之半导体积体电路装置之制造方法之基板的重要部位剖面图。第十六图系显示显示本发明之实施形态1之半导体积体电路装置之制造方法之基板的重要部位剖面图。第十七图系显示显示本发明之实施形态1之半导体积体电路装置之制造方法之基板的重要部位剖面图。第十八图系显示显示本发明之实施形态1之半导体积体电路装置之制造方法之基板的重要部位剖面图。第十九图系显示显示本发明之实施形态1之半导体积体电路装置之制造方法之基板的重要部位剖面图。第二十图系显示显示本发明之实施形态1之半导体积体电路装置之制造方法之基板的重要部位剖面图。第二十一图(a)、第二十一图(b)系显示显示本发明之实施形态1之半导体积体电路装置之制造方法之基板的重要部位剖面图。第二十二图系显示显示本发明之实施形态1之半导体积体电路装置之制造方法之基板的重要部位剖面图。第二十三图系显示显示本发明之实施形态1之半导体积体电路装置之制造方法之基板的重要部位剖面图。第二十四图系显示显示本发明之实施形态1之半导体积体电路装置之制造方法之基板的重要部位剖面图。第二十五图系显示显示本发明之实施形态1之半导体积体电路装置之制造方法之基板的重要部位剖面图。第二十六图系显示显示本发明之实施形态1之半导体积体电路装置之制造方法之基板的重要部位剖面图。第二十七图系显示显示本发明之实施形态1之半导体积体电路装置之制造方法之基板的重要部位剖面图。第二十八图系显示显示本发明之实施形态1之半导体积体电路装置之制造方法之基板的重要部位剖面图。第二十九图系显示显示本发明之实施形态1之半导体积体电路装置之制造方法之基板的重要部位剖面图。第三十图系显示显示本发明之实施形态1之半导体积体电路装置之制造方法之基板的重要部位剖面图。第三十一图系显示显示本发明之实施形态1之半导体积体电路装置之制造方法之基板的重要部位剖面图。第三十二图系显示显示本发明之实施形态1之半导体积体电路装置之制造方法之基板的重要部位剖面图。第三十三图系显示显示本发明之实施形态1之半导体积体电路装置之制造方法之基板的重要部位剖面图。第三十四图系显示显示本发明之实施形态1之半导体积体电路装置之制造方法之基板的重要部位剖面图。第三十五图系显示显示本发明之实施形态1之半导体积体电路装置之制造方法之基板的重要部位剖面图。第三十六图系显示显示本发明之实施形态2之半导体积体电路装置之制造方法之基板的重要部位剖面图。第三十七图系显示显示本发明之实施形态2之半导体积体电路装置之制造方法之基板的重要部位剖面图。第三十八图系显示显示本发明之实施形态2之半导体积体电路装置之制造方法之基板的重要部位剖面图。第三十九图系显示显示本发明之实施形态2之半导体积体电路装置之制造方法之基板的重要部位剖面图。第四十图(a)、第四十图(b)系显示显示本发明之实施形态3之半导体积体电路装置之制造方法之基板的重要部位剖面图。第四十一图(a)、第四十一图(b)系显示显示本发明之实施形态3之半导体积体电路装置之制造方法之基板的重要部位剖面图。第四十二图(a)、第四十二图(b)系显示显示本发明之实施形态3之半导体积体电路装置之制造方法之基板的重要部位剖面图。第四十三图(a)、第四十三图(b)系显示显示本发明之实施形态3之半导体积体电路装置之制造方法之基板的重要部位剖面图。第四十四图(a)、第四十四图(b)系显示显示本发明之实施形态3之半导体积体电路装置之制造方法之基板的重要部位剖面图。第四十五图(a)、第四十五图(b)系显示显示本发明之实施形态3之半导体积体电路装置之制造方法之基板的重要部位剖面图。第四十六图(a)、第四十六图(b)系显示显示本发明之实施形态3之半导体积体电路装置之制造方法之基板的重要部位剖面图。 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