| 摘要 |
Die vorliegende Erfindung schafft ein Layout-Verfahren bei der Konstruktion eines integrierten Halbleiter-Schaltkreises mit Taktsignal-Verzweigungswegen. Das Verfahren umfaßt die folgenden Schritte: das Extrahieren von Verzögerungswerten aus den Taktsignal-Verzweigungswegen; das Berechnen eines Durchschnitts-Verzögerungswerts aus den extrahierten Verzögerungswerten; das Vergleichen jedes Verzögerungswerts der Taktsignal-Verzweigungswege mit dem Durchschnittswert zum Extrahieren von Flip-Flop-Schaltkreisen, die mit den Taktsignal-Verzweigungswegen verbunden sind, welche kleinere Verzögerungswerte als den Durchschnitts-Verzögerungswert aufweisen; und das Ausführen eines Stapelersatzverfahrens für den Stapelersatz aller extrahierten Flip-Flop-Schaltkreise durch Ersatz-Verzögerungs-Flip-Flop-Schaltkreise, welche eine eine Differenz zwischen dem Durchschnitts-Verzögerungswert und einem maximalen Wert der Verzögerungswerte aller Taktsignal-Verzweigungswege kompensierende Verzögerung aufweisen.
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