| 主权项 |
1.一种半导体记忆体,包括:一或多个列,其中每一个系包括衆多记忆体单元,衆多页缓冲器,其中每一个系包括:一资料输入端,其系耦合成在该半导体记忆体的程式操作期间,能够接收欲储存在该等记忆体单元中之一相对记忆体单元的资料;一跨耦合闩控,其具有选择性耦合至该输入端的第一节点及具有第二节点,其中该跨耦合闩控系被驱动成与该资料的二进位状态相一致的二进位状态;及一导通电晶体,其系耦合在该第二节点和电压供应之间,并具有耦合成能够接收一信号的闸极,该信号系指示该程式操作之后的该相对记忆体单元的二进位状态。2.如申请专利范围第1项之记忆体,其中在该程式操作期间,该衆多资料首先会闩控至该等页缓冲器,藉此该衆多记忆体单元然后会根据该衆多页缓冲器其中相对一些中的该跨耦合闩控的该二进位状态而同时地被程式化。3.如申请专利范围第1项之记忆体,其中在该程式操作之后,如果该相对记忆体单元的二进位状态符合该跨耦合闩闸的二进位状态,该跨耦合闩闸使会重置。4.如申请专利范围第1项之记忆体,还包括在该第一导通电晶体和该电压供应之间耦合的第二导通电晶体,并具有耦合成能够接收程式验证致能信号的闸极。5.如申请专利范围第1项之记忆体,还包括在该第一节点和该资料输入端之间耦合的第三导通电晶体;并具有闸极,其系耦合成能够接收识别该相对记忆体单元的位址。6.如申请专利范围第1项之记忆体,其中该记忆体单元系包括PMOS浮动闸电晶体。7.如申请专利范围第1项之记忆体,其中该记忆体单元系包括NMOS浮动闸电晶体。8.如申请专利范围第1项之记忆体,其中该跨耦合闩闸系包括:第一及第二PMOS电晶体,其中每一个具有耦合至该电压供应、闸极、和汲极的源极;及第一及第二NMOS电晶体,其中每一个系具有耦合至地电位、闸极、和汲极的的源极,其中该第一PMOS及该第一NMOS电晶体的该等闸极系是耦合至该第一节点,而该第二PMOS和第二NMOS电晶体的该等闸极系耦合至该第二节点。9.如申请专利范围第1项之记忆体,其中该衆多页缓冲器系各相对于该衆多记忆体单元之每一者。10.一种用以查证程式操作之方法,其中一页资料系程式化至在所结合记忆体阵列中的选定列记忆体单元,该方法系包括下列步骤:将该页资料闩控至衆多页缓冲器,其中每页缓冲器系相对于在该选定列中的该等其中一个记忆体单元,而且当由该资料决定的时候,其是在第一或第二的二进位状态;决定在该选定列中的该等每一记忆体单元的二进位状态;将该等记忆体单元的二进位状态与相对页缓冲器的个别的二进位状态相比较;将该等每一页缓冲器重新设定成响应该比较步骤的该第一的二进位状态;及重新程式化该等每一记忆体单元,其相对的页缓冲器会保持在该第二的二进位状态。11.如申请专利范围第10项之方法,其中该第一的二进位状态系指示该等记忆体单元的相对一个是在删除状态,而该第二的二进位状态系指示该等记忆体单元的相对一个是在程式化状态。12.如申请专利范围第10项之方法,其中该记忆体单元系包括PMOS浮动闸电晶体。13.如申请专利范围第10项之方法,其中该等记忆体单元系包括NMOS浮动闸电晶体。14.如申请专利范围第10项之方法,其中该等每一页缓冲器系包括储存该二进位状态的跨耦合闩闸。图式简单说明:第一图系根据本发明而采用页缓冲之非挥发性半导体记忆体的方块图;第二图是在第一图的一较佳具体实施例中所采用PMOS浮动闸记忆体单元的截面图;第三图是在第一图所显示的页缓冲器图式;及第四图系描述在第二图的PMOS记忆体单元之程式化临界电压(VT)范围的图式。 |
