| 主权项 |
/AIT{1.一种互补式MOS半导体装置,包括:一互补式MOS逻辑电路,具有复数杨效电晶体;一第一绕线及一第二绕线,用以作为供应一电源电压至该互补式MOS逻辑电路之一电源;一第一电源电路,控制由该第一绕线至该互补式MOS逻辑电路之该电源电压之供应;一第二电源电路,控制由该第二绕线至该互补式MOS逻辑电路之该电源电压之供应;及一第三电源电路,控制该第一电源电路之动作,其中,该第三电源电路具有复数场效电晶体,分别具有厚度大于2.5nm之一闸绝缘层。}/AIT{2.如申请专利范围第1项所述的互补式MOS半导体装置,其中,该第一电源电路及该第二电源电路之至少一种电路具有复数杨效电晶体,分别具有厚度大于2.5nm之一闸绝缘层。}/AIT{3.如申请专利范围第1项所述的互补式MOS半导体装置,其中,该互补式MOS逻辑电路中之该些场效电晶体之井区系电性绝缘于该第一绕线及该第二绕线。}/AIT{4.如申请专利范围第2项所述的互补式MOS半导体装置,其中,该互补式MOS逻辑电路中之该些场效电晶体之井区系电性绝缘于该第一绕线及该第二绕线。}/AIT{5.一种互补式MOS半导体装置,包括:一互补式MOS逻辑电路,具有复数场效电晶体;一第一绕线及一第二绕线,用以作为供应一电源电压至该互补式MOS逻辑电路之一电源;一第一电源电路,控制由该第一绕线至该互补式MOS逻辑电路之该电源电压之供应;一第二电源电路,控制由该第二绕线至该互补式MOS逻辑电路之该电源电压之供应;及一第三电源电路,控制该第一电源电路之动作,其中,该些场效电晶体之井区系电性绝缘于该第一绕线及该第二绕线。}/AIT{6.如申请专利范围第5项所述的互补式MOS半导体装置,其中,该第一电源电路及该第二电源电路之至少一种电路具有复数杨效电晶体,分别具有厚度大于2.5nm之一闸绝缘层。}/AIT{7.如申请专利范围第1项所述的互补式MOS半导体装置,其中,该场效电晶体之闸绝缘层系一种绝缘层,其选自一氧化矽层及一氧氧化矽层。}/AIT{8.如申请专利范围第2项所述的互补式MOS半导体装置,其中,该场效电晶体之闸绝缘层系一种绝缘层,其选自一氧化矽层及一氧氧化矽层。}/AIT{9.如申请专利范围第3项所述的互补式MOS半导体装置,其中,该场效电晶体之闸绝缘层系一种绝缘层,其选自一氧化矽层及一氧氧化矽层。}/AIT{10.如申请专利范围第4项所述的互补式MOS半导体装置,其中,该场效电晶体之闸绝缘层系一种绝缘层,其选自一氧化矽层及一氧氧化矽层。}/AIT{11.如申请专利范围第5项所述的互补式MOS半导体装置,其中,该杨效电晶体之闸绝缘层系一种绝缘层,其选自一氧化矽层及一氧氧化矽层。}/AIT{12.如申请专利范围第6项所述的互补式MOS半导体装置,其中,该场效电晶体之闸绝缘层系一种绝缘层,其选自一氧化矽层及一氧氧化矽层。}/AIT{13.如申请专利范围第7项所述的互补式MOS半导体装,其中,该氧化矽层系利用氧化氮动作氧化一矽基底表面以形成。}/tt第一图A系合并于本发明第一实施例之互补式MOS半导体装置之电路结构之电路方块图,且第一图B系本发明第一实施例之互补式MOS半导体装置之结构之剖面示意图;第二图系本发明第二实施例之互补式MOS半导体装置之结构之剖面示意图;第三图系本发明第三实施例之互补式MOOS半导体装置之结构之剖面示意图;第四图系合并于习知互补式MOS半导体装置之电路结构之电路方块图;第五图系日本专利公开Hei6-29834揭露之电路结构的电路方块图;第六图A系具有厚度大于2.5nm闸绝缘层的MOS场效电晶体的电路结构的电路方块图第六图B系用以解释第六图A电路产生之通过电流的电路方块图,且第六图C系用以解释第第六图A电路产生之通过电路的电路方块图;第七图A系用以解释日本专利公开Hei6-29834电之通过电流(闸绝缘层厚度2.0nm)的电路方块图,且第七图B系第七图A电路合并于p型半导体基底时之半导体装置的剖面示意图;第八图系闸极施加电压及直接隧通电流的关系图;第九图系闸氧化层厚度及直接隧通电流的关系图;以及第十图系闸氧化层厚度及漏电流的关系图。 |
