| 主权项 |
一半透式暂存器,包括:一第三NMOS电晶体,其闸极及 源 极分别连接至一输入时脉及一负电源;一第三PMOS 电晶体 ,其闸极及源极分别连接至该输入时脉及一正电源 ;一第 一反向器,由一第一PMOS电晶体及一第一NMOS电晶体 串接 而成,其中,该第一PMOS电晶体及该第一NMOS电晶体之 闸 极系连接以做为该第一反向器之输入,该第一PMOS 电晶体 及该第一NMOS电晶体之汲极系连接以做为该第一反 向器之 输出,且,该第一PMOS电晶体之源极系连接至该正电 源, 该第一NMOS电晶体之源极系连接至该第三NMOS电晶 体之汲 极;以及一第二反向器,由一第二PMOS电晶体及一第 二 NMOS电晶体串接而成,其中,该第二PMOS电晶体及该第 二 NMOS电晶体之闸极系连接以做为该第二反向器之输 入,该 第二PMOS电晶体及该第二NMOS电晶体之汲极系连接 以做为 该第二反向器之输出,且,该第二反向器之输入系 连接至 该第一反向器之输出,该第二PMOS电晶体之源极系 连接至 该第三PMOS电晶体之汲极,该第二NMOS电晶体之源极 系连 接至该负电源;一骨牌式逻辑电路,包括:一第四PMOS 电 晶体,其闸极及源极分别连接至该输入时脉及该正 电源; 一第四NMOS电晶体,其闸极及源极分别连接至该输 入时脉 及该负电源;一第一开关,其控制端系连接至该第 二反向 器之输出;以及一第二开关,并联于该第一开关,其 两端 分别连接至该第四PMOS电晶体之汲极及该第四NMOS 电晶体 之汲极,且,该第四NMOS电晶体之汲极系连接至该第 一反 向器之输入;一缓冲电路,连接至该第四PMOS电晶体 之汲 极,藉以输出一除频参考时脉;一除4电路,包括:一 第 一除2电路,用以将该除频参考时脉之频率除2,藉以 得到 一除2参考时脉;以及一第二除2电路,用以将该除2 参考 时脉之频率除2,藉以得到一输出时脉;以及一控制 电路 ,根据该除2参考时脉、该输出时脉及一除频控制 讯号, 藉以输出一骨牌式逻辑电路之控制讯号,并经由一 输出端 连接至该第二开关之控制端;藉此,该输入时脉之 频率便 能除4/5。 2.如申请专利范围第1项所述之除4/5电路,其中,该 缓冲 电路系一反向器。 3.如申请专利范围第1项所述之除4/5电路,其中,该 第一 除2电路系一D型正反器,其计时端(CLK)及输入端(D) 分别 连接至该缓冲电路之除频参考时脉及该D型正反器 之反向 输出端(Q')。 4.如申请专利范围第3项所述之除4/5电路,其中,该 第二 除2电路系一第二D型正反器,其计时端(CLK)及输入 端(D) 分别连接至该D型正反器之除2参考时脉及该D型正 反器之 反向输出端(Q')。 5.如申请专利范围第4项所述之除4/5电路,其中,该D 型 正反器系包括:一第五PMOS电晶体,其闸极及源极分 别连 接至该D型正反器之计时端(CLK)及该正电源;一第五 NMOS 电晶体,其闸极及源极分别连接至该D型正反器之 输入端( D)及该负电源,且,该第五NMOS电晶体之汲极系连接 至该 第五PMOS电晶体之汲极;一第六PMOS电晶体,其闸极及 源 极分别连接至该D型正反器之计时端(CLK)及该正电 源;一 第六NMOS电晶体,其闸极及源极分别连接至该D型正 反器 之计时端(CLK)及该负电源;一第三开关,其两端分别 连 接至该第六PMOS电晶体之汲极及该第六NMOS电晶体 之汲极 ,且,该第三开关之控制端系连接至该第五PMOS电晶 体之 汲极;一第七PMOS电晶体,其闸极及源极分别连接至 该第 六PMOS电晶体之汲极及该正电源;一第七NMOS电晶体; 其 闸极及源极分别连接至该D型正反器之计时端(CLK) 及该负 电源,且,该第七NMOS电晶体之汲极系连接至该第七 PMOS 电晶体之汲极以做为该D型正反器之反向输出(Q'); 以及 一反向器,连接至该第七PMOS电晶体之汲极,藉以输 出该 D型正反器之输出(Q)。 6.如申请专利范围第4项所述之除4/5电路,其中,该 第二 D型正反器系包括:一第五PMOS电晶体,其闸极及源极 分 别连接至该第二D型正反器之计时端(CLK)及该正电 源;一 第五NMOS电晶体,其闸极及源极分别连接至该第二D 型正 反器之输入端(D)及该负电源,且,该第五NMOS电晶体 之 汲极系连接至该第五PMOS电晶体之汲极;一第六PMOS 电晶 体,其闸极及源极分别连接至该第二D型正反器之 计时端( CLK)及该正电源;一第六NMOS电晶体,其闸极及源极分 别 连接至该第二D型正反器之计时端(CLK)及该负电源; 一第 三开关,其两端分别连接至该第六PMOS电晶体之汲 极及该 第六NMOS电晶体之汲极,且,该第三开关之控制端系 连接 至该第五PMOS电晶体之汲极;一第七PMOS电晶体,其闸 极 及源极分别连接至该第六PMOS电晶体之汲极及该正 电源; 一第七NMOS电晶体;其闸极及源极分别连接至该第 二D型 正反器之计时端(CLK)及该负电源,且,该第七NMOS电 晶 体之汲极系连接至该第七PMOS电晶体之汲极以做为 该第二 D型正反器之反向输出(Q');以及一反向器,连接至该 第 七PMOS电晶体之汲极,藉以输出该第二D型正反器之 输出( Q)。 7.如申请专利范围第1项所述之除4/5电路,其中,该 第一 开关系由一MOS电晶体组成,且该第一开关之控制端 系该 MOS电晶体之闸极。 8.如申请专利范围第1项所述之除4/5电路,其中,该 第二 开关系由一MOS电晶体组成,且该第二开关之控制端 系该 MOS电晶体之闸极。 9.如申请专利范围第1项所述之除4/5电路,其中,该 控制 电路系一反及闸,且该反及闸之输入系该除2参考 时脉、 该输出时脉及该除频控制讯号。图式简单说明:第 一图系 习知除128/129电路之电路方块图;第二图系本发明 除4/5 电路之电路方块图;第三图系本发明除4/5电路中D 型正反 器之电路图;以及第四图系如第二图中除4/5电路各 节点 之时脉示意图。 |
