| 主权项 |
1.一种省电缓器电路,系包含有:一偏压节点;一缓 冲器 ,该缓冲器具有一输入、一输出、一偏压连接线路 ,其中 该缓冲器的偏压连接线路被耦合到该偏压节点,缓 冲器的 输入被调节以便接收一输入截止电压,以及缓冲器 的输出 被用来提供在第一输出电压范围内的一输出电压, 以及在 第二输出电压范围内的一输出电压;一供电节点; 以及一 省电开关电路,被耦合到供电节点以及偏压节点, 其中该 省电开关电路具有一反馈输入,而该反馈输入被耦 合到该 缓冲器的输出,其中该省电开关电路被调节,以便 在该第 一输出电压范围内的输出电压被提供给缓冲器输 出时,能 提供一第一偏压电压给该偏压节点,同时该省电开 关电路 ,在该第二输出电压范围内的输出电压被提供给缓 冲器输 出时,能提供一第二偏压电压给该偏压节点,以及 其中当 该输入截止电压被提供给该缓冲器输入时,以及当 该第二 偏压电压被提供给该偏压节点时,介于第二偏压电 压与输 入截止电压之间的电压差额,能阻止该缓冲器与该 偏压节 点之间的电流流动。2.如申请专利范围第1项所述 之省电缓冲器电路,其中该 省电开关电路包含有:一电压控制电路,该电压控 制电路 被耦合到该供电节点以及该偏压节点,其中该电压 控制电 路包含有一反馈输入,以及其中该电压控制电路被 调节以 便提供该地一偏压电压给该偏压节点,当在该第一 输出电 压范围内的输出电压被提供到该缓冲器的输出上; 一准位 平移器参考电压;以及一准位平移器,该准位平移 器被耦 合到该供电节点以及该偏压节点,同时该准位平移 器具有 一准位平移参考输入,且该准位平移参考输入被耦 合到该 准位平移参考电压,其中该准位平移器被调节,当 在该第 二输出电压范围内的输出电压被提供到缓冲器的 输出上时 ,以便该准位平移器提供该第二偏压电压给偏压节 点,而 且其中该第二偏压电压被准位平移器参考电压所 决定,同 时介于准位平移器参考电压与该偏压节点的电压 差额,被 该准位平移器保持在一相对固定的电压平移。3. 如申请专利范围第2项所述之省电缓冲器电路,其 中该 准位平移器包含有一电晶体,其中该电晶体的一闸 极被耦 合到该准位平移器参考电压,而且该电晶体的一源 极被耦 合到该偏压节点,以使得该相对固定的电压平移为 该电晶 体闸极到源极的临界电压之的绝对値。4.如申请 专利范围第2项所述之省电缓冲器电路,其中该 电压控制电路包含有一电晶体,该电晶体具有提供 给该反 馈输入的一闸极,以及具有一源极与一汲极,而且 源极与 汲极至少其中之一被耦合到该供电节点,而其余则 被耦合 到偏压节点,以使得在当该第一输出电压范围内的 输出电 压被提供到该缓冲器的输出时,该电晶体被调节以 提供该 第一偏压电压给该偏压节点。5.如申请专利范围 第2项所述之省电缓冲器电路,其中该 电压控制电路包含有:一第二准位平移器,该第二 准位平 移器被耦合到该偏压节点,同时具有一准位平移器 参考输 入;一第二准位平移器参考电压,该第二准位平移 器参考 电压被耦合到该第二准位平移器的该准位平移器 参考输入 ;以及一第一电晶体,该第一电晶体具有提供给该 反馈输 入的一闸极,以及具有一源极与一汲极,而且源极 与汲极 至少其中之一被耦合到该供电节点,而其余则被耦 合到该 第二准位平移器,其中该第二准位平移器被调节, 当在该 第一输出电压范围内的输出电压被提供到缓冲器 的输出上 时,以便该第二准位平移器提供该第一偏压电压给 偏压节 点,而且其中该第一偏压电压被该第二准位平移器 参考电 压所决定,同时介于该第二准位平移器参考电压与 该偏压 节点的电压差额,被该第二准位平移器保持在一第 二相对 固定的电压平移。6.如申请专利范围第5项所述之 省电缓冲器电路,其中该 第二准位平移器包含有一准位平移器电晶体,其中 该电晶 体的一闸极被耦合到该第二准位平移器参考电压, 而且该 电晶体的一源极被耦合到该偏压节点,以使得该第 二相对 固定的电压平移为该准位平移器电晶体闸极到源 极的临界 电压之的绝对値。7.如申请专利范围第6项所述之 省电缓冲器电路,其中该 准位平移器电晶体包含有:一基体,该基体具有一 背景掺 杂浓度;以及一通道,该通道被该背景掺杂浓度所 掺杂。8.一种TTL至CMOS省电缓冲器电路,系包含有: 一偏压节 点;一缓冲器,该缓冲器具有一TTL输入、一CMOS输出 、 一偏压连接线路,其中该缓冲器的偏压连接线路被 耦合到 该偏压节点,缓冲器的TTL输入被调节以便接收一输 入截 止电压,该输入截止电压是一中间TTL高逻辑准位, 以及 缓冲器的CMOS输出被用来提供一输出电压,该输出 电压在 一CMOS高电压范围与一CMOS低电压范围的其中之一 内;一 供电节点;以及一省电开关电路,被耦合到供电节 点以及 偏压节点,其中该省电开关电路具有一反馈输入, 而该反 馈输入被耦合到该缓冲器的CMOS输入,其中该省电 开关电 路被调节,以便在该输出电压在CMOS低电压范围之 内时, 提供一第一偏压电压给该偏压节点,同时在该输出 电压在 CMOS高电压范围之内时,能提供一第二偏压电压给 该偏压 节点,以及其中当该输入截止电压被提供给该缓冲 器TTL 输入时,以及当该第二偏压电压被提供给该偏压节 点时, 介于第二偏压电压与输入截止电压之间的电压差 额,能阻 止该缓冲器与该偏压节点之间的电流流动。9.一 种省电缓冲器电路,系包含有:一缓冲器输入,以接 收一输入电压,该输入电压在一输入高逻辑电压范 围以及 一输入低逻辑电压范围其中之一以内;一第一电晶 体,该 第一电晶体具有一耦合到该缓冲器输入的闸极,以 及具有 一源极、一汲极、一临界电压;一第二电晶体,该 第二电 晶体具有一耦合到该缓冲器输入的闸极,以及具有 一源极 、一汲极;一供电节点,以提供一供电电压;一参考 节点 ,以提供一参考电压;一偏压节点;一反相器,该反相 器 具有一反相器输入以及一反相器输出,其中该第一 电晶体 的源极被耦合到该偏压节点,该第一电晶体的汲极 被耦合 到该反相器输入,而该第二电晶体的源极与汲极的 其中之 一被耦合到该反相器输入,其余的该第二电晶体的 源极或 汲极则被耦合到该参考节点,以及其中该反相器输 出被调 节以便提供一输出电压,该输出电压在一输出高逻 辑电压 范围与一输出低逻辑电压范围的其中之一内;一电 压控制 电路,该电压控制电路被耦合到该反相器输出、该 供电节 点、该偏压节点,当该输出电压在该输出高逻辑电 压范围 或输出低逻辑电压范围的其中之一内时,使得该电 压控制 电路提供一第一偏压电压给该偏压节点,以及当该 输出电 压在其余的该输出高逻辑电压范围或输出低逻辑 电压范围 之内时,使得该电压控制电路不会提供该第一偏压 电压给 该偏压节点;一第一准位平移器电晶体,该第一准 位平移 器电晶体具有一闸极、一源极、一汲极、一临界 电压,其 中该第一准位平移器电晶体的源极与汲极的其中 之一,被 耦合到该供电节点,而其余该第一准位平移器电晶 体的源 极或汲极,则被耦合到该偏压节点;以及一准位平 移器参 考电压,该准位平移器参考电压被耦合到该第一准 位平移 器电晶体,当该电压控制电路不提供该第一偏压电 压给该 偏压节点时,使得该第一准位平移器电晶体提供一 第二偏 压电压给偏压节点,其中该第二偏压电压小于该第 一电晶 体的该临界电压绝对値以及一输入截止电压之总 合,而且 其中该输入截止电压是当该第二偏压电压被提供 到该偏压 节点时,关闭该第一电晶体所需的电压,同时该输 入截止 电压被施加到该反相器输入。10.如申请专利范围 第9项所述之省电缓冲器电路,其中 该输入高逻辑电压范围包含有一约为2V或更高的 电压范围 。11.如申请专利范围第10项所述之省电缓冲器电 路,其中 该输入截止电压包含有一约2V的电压値。12.如申 请专利范围第9项所述之省电缓冲器电路,其中 该输入截止电压包含有在该输入高逻辑电压范围 之内的一 最低绝对値之电压値。13.如申请专利范围第9项所 述之省电缓冲器电路,其中 该输入低逻辑电压范围包含有一约为0.82V或更低 的电压 范围。14.如申请专利范围第9项所述之省电缓冲器 电路,其中 该输出高逻辑电压范围包含有一约为4.7V或更高的 电压范 围。15.如申请专利范围第9项所述之省电缓冲器电 路,其中 该输出低逻辑电压范围包含有一约为0.3V或更低的 电压范 围。16.如申请专利范围第9项所述之省电缓冲器电 路,其中 该输入高逻辑与输入低逻辑之电压范围包含有一 TTL范围 ,而且该输出高逻辑与输出低逻辑之电压范围包含 有一 CMOS范围。17.如申请专利范围第9项所述之省电缓 冲器电路,其中 该第一电晶体包含有一P通道场效电晶体。18.如申 请专利范围第9项所述之省电缓冲器电路,其中 该第二电晶体包含有一N通道场效电晶体。19.如申 请专利范围第9项所述之省电缓冲器电路,其中 该第一准位平移器电晶体包含有一N通道场效电晶 体。20.如申请专利范围第9项所述之省电缓冲器电 路,其中 该第二电晶体的源极被耦合到该参考节点,而该第 二电晶 体的汲极被耦合到该反相器输入。21.如申请专利 范围第9项所述之省电缓冲器电路,其中 该第一电晶体包含有:一基体,该基体具有一背景 掺杂浓 度;以及一通道,该通道被该背景掺杂浓度所掺杂 。22.如申请专利范围第21项所述之省电缓冲器电 路,其中 该第一电晶体包含有一PMOS电晶体。23.如申请专利 范围第9项所述之省电缓冲器电路,其中 该第一偏压电压为该供电电压或接近该供电电压 。24.如申请专利范围第23项所述之省电缓冲器电 路,其中 该电压控制电路包含有一第三电晶体,而该第三电 晶体具 有一源极、一闸极、一汲极,其中该第三电晶体源 极与汲 极的其中一被耦合到该供电节点,而其余的该第三 电晶体 源极或汲极,则被耦合到该偏压节点,以及该第三 电晶体 闸极被耦合到其输出。25.如申请专利范围第24项 所述之省电缓冲器电路,其中 该第三电晶体的源极被耦合到该供电节点,而该第 三电晶 体的汲极被耦合到该偏压节点。26.如申请专利范 围第24项所述之省电缓冲器电路,其中 该第三电晶体包含有一P通道场效电晶体。27.如申 请专利范围第9项所述之省电缓冲器电路,其中 该第一偏压电压包含有一电压,而该电压小于该供 电电压 。28.如申请专利范围第27项所述之省电缓冲器电 路,其中 该电压控制电路包含有:一第三电晶体,该第三电 晶体具 有一闸极耦合到该输出,以及具有一源极与一汲极 被耦合 到该供电电压;以及一第二准位平移器电晶体,该 第二准 位平移器电晶体具有一源极、一闸极、一汲极、 一临界电 压,其中该第二准位平移器电晶体被耦合到串接的 该供电 节点与该偏压节点之间,而该第二准位平移器电晶 体的闸 极被耦合到一第二准位平移器参考电压。29.如申 请专利范围第28项所述之省电缓冲器电路,其中 该第二准位平移器电晶体的闸极被耦合到该第三 电晶体的 源极与汲极的其中之一,而且该第二准位平移器电 晶体的 源极被耦合到该偏压节点,以使得该第一偏压电压 是该第 二准位平移器参考电压平移后的第一个电压;而该 第二准 位平移器参考电压被平移一电压値,其电压値是该 第二准 位平移器电晶体的临界电压之绝对値。30.如申请 专利范围第28项所述之省电缓冲器电路,其中 该第二准位平移器电晶体的临界电压之绝对値,小 于该第 一准位平移器电晶体的临界电压之绝对値。31.如 申请专利范围第28项所述之省电缓冲器电路,其中 该第一与第二准位平移器参考电压为该供电电压 或接近该 供电电压。32.如申请专利范围第28项所述之省电 缓冲器电路,其中 该第二准位平移器电晶体包含一N通道场效电晶体 。33.如申请专利范围第28项所述之省电缓冲器电 路,其中 该第三电晶体包含一P通道效电晶体。34.如申请专 利范围第28项所述之省电缓冲器电路,其中 该第二准位平移器电晶体包含:一基体,该基体具 有一背 景掺杂浓度;以及一通道,该通道被该背景掺杂浓 度所掺 杂。35.如申请专利范围第34项所述之省电缓冲器 电路,其中 该第二准位平移器电晶体包含一NMOS电晶体。36.如 申请专利范围第34项所述之省电缓冲器电路,其中 该第一电晶体包含:一基体,该基体具有一背景掺 杂浓度 ;以及一通道,该通道被该背景掺杂浓度所掺杂。37 .如申请专利范围第36项所述之省电缓冲器电路,其 中 该第一电晶体包含一PMOS电晶体。38.如申请专利范 围第9项所述之省电缓冲器电路,其中 该反相器被耦合到该供电节点以及该参考节点。 39.如申请专利范围第9项所述之省电缓冲器电路, 其中 该反相器包含有:一第一反相器电晶体,该第一反 相器电 晶体具有一源极、一闸极、一汲极,其中该第一反 相器电 晶体的闸极被耦合到该反相器输入;一第二反相器 电晶体 ,该第二反相器电晶体具有一源极、一闸极、一汲 极,其 中该第二反相器电晶体的闸极被耦合到该反相器 输入,该 第一反相器电晶体的源极被耦合到该供电电压,该 第一反 相器电晶体的汲极被耦合到该输出,该第二反相器 电晶体 的源极与汲极的其中之一被耦合到该输出,而其余 该第二 反相器电晶体的源极或汲极则被耦合到该参考节 点。40.如申请专利范围第39项所述之省电缓冲器 电路,其中 该第二反相器电晶体的汲极被耦合到该输出,而该 第二反 相器电晶体的源极则被耦合到该参考节点。41.如 申请专利范围第39项所述之省电缓冲器电路,其中 该第一反相器电晶体包含一P通道场效电晶体。42. 如申请专利范围第39项所述之省电缓冲器电路,其 中 该第二反相器电晶体包含一N通道场效电晶体。43. 一省电缓冲器电路包含有:一缓冲器输入;一第一 电 晶体,具有一闸极耦合到缓冲器输入,以及具有一 源极、 一汲极、一临界电压;一第二电晶体,该第二电晶 体具有 一耦合到该缓冲器输入的闸极,以及具有一源极、 一汲极 ;一供电节点;一参考节点;一偏压节点;一反相器, 该 反相器被耦合到该供电电压以及该参考节点,以及 该反相 器具有一反相器输入与一反相器输出,其中该第一 电晶体 的源极被耦合到该偏压节点,该第一电晶体的汲极 被耦合 到该反相器输入,而至少该第二电晶体的源极与汲 极的其 中之一被耦合到该反相器输入,其余的该第二电晶 体的源 极或汲极则被耦合到该参考节点;一第三电晶体, 该第三 电晶体具有一闸极、一源极、一汲极,其中至少该 第三电 晶体的源极与汲极其中之一被耦合到该供电节点, 其余的 该第三电晶体的源极或汲极被耦合到该偏压节点, 以及该 第三电晶体的闸极被耦合到该输出;一第一准位平 移器电 晶体,该第一准位平移器电晶体具有一闸极、一源 极、一 汲极、一临界电压,其中至少该第一准位平移器电 晶体的 源极与汲极的其中之一,被耦合到该供电节点,而 其余该 第一准位平移器电晶体的源极与汲极,则被耦合到 该偏压 节点;一准位平移器参考电压,该准位平移器参考 电压被 耦合到该第一准位平移器电晶体的闸极;以及一第 一偏压 电压,当一第一输出电压出现在该输出时,该第一 偏压电 压便出现在该偏压节点,以及一第二偏压电压,当 一第二 输出电压出现在该输出时,该第二偏压电压便出现 在该偏 压节点,其中该第二偏压电压小于该第一电晶体的 临界电 压绝对値以及该输入截止电压的总合。44.一种省 电缓冲器电路,系包含有:一缓冲器输入;一 第一电晶体,该第一电晶体具有一耦合到该缓冲器 输入的 闸极,以及具有一源极、一汲极、一临界电压;一 第二电 晶体,该第二电晶体具有一耦合到该缓冲器输入的 闸极, 以及具有一源极、一汲极;一供电节点;一参考节 点;一 偏压节点;一反相器,该反相器被耦合到该供电电 压以及 该参考节点,以及该反相器具有一反相器输入与一 反相器 输出,其中该第一电晶体的源极被耦合到该偏压节 点,该 第一电晶体的汲极被耦合到该反相器输入,而至少 该第二 电晶体的源极与汲极的其中之一被耦合到该反相 器输入, 其余的该第二电晶体的源极或汲极则被耦合到该 参考节点 ;一第一准位平移器电晶体,该第一准位平移器电 晶体具 有一闸极、一源极、一汲极、一临界电压,其中至 少该第 一准位平移器电晶体的源极与汲极的其中之一,被 耦合到 该供电节点,而其余该第一准位平移器电晶体的源 极或汲 极,则被耦合到该偏压节点;一准位平移器参考电 压,该 准位平移器参考电压被耦合到该第一准位平移器 电晶体的 闸极;一第三电晶体,该第三电晶体具有一闸极被 耦合到 该输出,以及具有一源极与一汲极;一第二准位平 移器电 晶体,该第二准位平移器电晶体具有一闸极、一源 极、一 汲极、一临界电压,其中至少该第三电晶体的源极 与汲极 的其中之一,被耦合到该供电节点,而其余该第三 电晶体 的源极与汲极,则被耦合到至少该第二准位平移器 电晶体 的源极与汲极的其中之一,而其余该第二准位平移 器电晶 体的源极或汲极,则被耦合到偏压节点,以及该第 二准位 平移器电晶体的闸极被耦合到第二准位平移器参 考电压; 以及一第一偏压电压,当一第一输出电压出现在该 输出时 ,该第一偏压电压便出现在该偏压节点,以及一第 二偏压 电压,当一第二输出电压出现在该输出时,该第二 偏压电 压便出现在该偏压节点,其中该第二偏压电压小于 该第一 电晶体的临界电压绝对値以及该输入截止电压的 总合。图 示简单说明:第一图为习用TTL-CMOS缓冲器的结构图 。第 二图为缓冲器所需的迟滞特性图。第三图为本发 明缓冲器 300之电路方块图。第四图为本发明缓冲器400之电 路方块 图。第五图为本发明缓冲器500之电路方块图。第 六图为 本发明缓冲器600之电路方块图。第七图A为习用缓 冲器 100之SPICE模拟输入输出电压变化图。第七图B为习 用缓 冲器100之SPICE模拟输入电压与Vdd电流变化图。第 八图A 为习用缓冲器400之SPICE模拟输入输出电压变化图 。第八 图B为习用缓冲器400之SPICE模拟输入电压与Vdd电流 变化 图。第九图A为本发明缓冲器600之SPICE模拟输入输 出电 压变化图。第九图B为本发明缓冲器600之SPICE模拟 输入 电压与Vdd电流变化图。第十图为本发明缓冲器1000 之电 路方块图。第十一图为本发明缓冲器1100之电路方 块图。 第十二图A为本发明缓冲器1000之SPICE模拟输入输出 电压 变化图。第十二图B为本发明缓冲器1000之SPICE模拟 输入 电压与Vdd电流变化图。第十三图A为本发明缓冲器 1100之 SPICE模拟输入输出电压变化图。第十三图B为本发 明缓冲 器1100之SPICE模拟输入电压与Vdd电流变化图。 |
