| 主权项 |
1.一种静态随机存取记忆体,主要具有同步于时钟信号进行存取动作,而在确定写入位址之下一个写入周期时写入资料之延迟写入方式,其特征为包括:同步于时钟信号输入位址信号并将之保持及输出之第1位址保持电路;同步于上述时钟信号输入由上述第1位址保持电路所保持之位址信号中之写入位址信号,并将之保持及输出之第2位址保持电路;选择由上述第1位址保持电路所保持之位址信号或由上述第2位址保持电路所保持之位址信号中之任一方之第1切换装置;及设置在切换读出周期与写入周期时,若从写入周期变成读出周期时,与上述第1切换电路之控制一起成立,以便高速的解码读出位址之第1通路,及若从读出周期间变成写入周期时,与上述第1切换电路之控制一起成立,以便使写入位址之解码经过延迟时间之第2通路,并且控制第1及第2通路之成立之第2切换装置。2.如申请专利范围第1项之记忆体,其中上述第1切换装置系由在晶粒内部合成由外部供给于上述静态随意存取记忆体之晶粒选择信号与写入启动信号而成之信号控制。3.如申请专利范围第1项之记忆体,其中上述第1切换装置系在晶粒内部合成从外部供给之资料输出控制信号与写入启动信号而成之信号。4.如申请专利范围第1项之记忆体,其中上述第2切换装置包括从读出周期变成写入周期时,在本次写入周期之最先周期时写入其以前之周期时之最后写入资料之第3通路,做为第2通路。5.一种静态随机存取记忆体,主要具有同步于时钟信号进行存取动作,在确定写入位址之下一个写入周期时写入资料之延迟写入方式,其特征为包括:对应于第1位址之记忆体晶胞;当读出时之读出位址为上述第1位址时,有关对上述记忆体晶胞之存取之第1解码通路;及与当写入时之写入位址为上述第1位址时,有关对上述记忆体晶胞之存取之上述第1解码通路之第2解码通路,第2解码通路与第1解码通路比较,至少附加延迟电路。6.如申请专利范围第5项之记忆体,其中上述第2解码通路将连结于配合已在前一个写入周期时确定之位址而活化之上述记忆体之字线之选择及维持时间调整一定期间,而不妨碍由上述第1解码通路所进行之读出时之高速存取动作。图示简单说明:第1图为本发明实施例之延迟写入方式之同步型SRAM之要部结构电路图;第2图为第1图中之一部分电路图,本发明之主要部分之电路图;第3图为使用于第2图之一部分分电路之第1信号产生电路图;第4图为使用于第2图之一部分电路之第2信号产生电路图;第5图为第2图中之一部分电路之具体例电路图;第6图为第5图中之EXNOR闸之第1具体例之电路图;第7图为第5图中之EXNOR闸之第2具体例之电路图;第8图为第2图中之解码器内之位址暂存器之具体例之电路图;第9图为延迟写入方式之同步型SRAM之时序图;第10图为应用本发明之延迟写入规格之SRAM与习用方式之SRAM中,存取位址之字线活化至位元线之资料传送之波形图;第11图为有问题之延迟写入方式之时序图;第12图为习用之同步型SRAM之要部之电路图;第13图为习用之SRAM之读出与写入之周期之一实施例之时序图。 |
