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Un circuit d'interface (à format parallèle) entre des signaux d'une logique transistor-transistor (TTL) et un port de signaux de logique à couplage d'émetteur (ECL) à format sériel comprend un registre de décalage parallèle/sériel, un premier étage de décalage du niveau de tension et un étage de sortie de décalage du niveau TTL-ECL, interconnectés en cascade. Le registre de décalage et le premier étage de décalage de niveau sont alimentés exclusivement par une alimentation TTL sur la carte. L'étage de décalage du niveau de sortie est alimenté par l'alimentation TTL sur la carte et par une connexion extérieure à un module en aval. La sortie sérielle du registre de décalage est un signal ''ECL positif'' avec une amplitude crête à crête de tension correspondante à celle des signaux classiques ECL à polarité négative. Le premier étage de décalage de niveau produit, à partir de ce signal, un signal (quasi-analogique) intermédiaire qui bascule entre des niveaux réduits ou intermédiaires de tension basse et haute autour d'un niveau de commutation correspondant au niveau de signaux TTL normaux (par exemple +1,5 volts), mais ayant une amplitude crête à crête de tension de type ECL. Ce signal intermédiaire de type TTL est couplé à l'étage de décalage du niveau de tension de sortie TTL-ECL auquel est connecté le port de sortie de signaux ECL à coupler à l'unité à T.R.C en aval. Comme l'étage de sortie est aisément accessible à des fins de connexion à une alimentation extérieure, en particulier au rail d'alimentation ECL à -5 volts d'un module adjacent, il est alimenté par le bus d'alimentation TTL interne et par une connexion à fil de liaison extérieur avec le module auquel on veut transmettre les signaux ECL de sortie. |
