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Dispositif de régularisation de débit de circuits virtuels empruntant une voie de transmission à multiplexage temporel asynchrone dans lequel les cellules entrantes d'une voie à multiplexage temporel asynchrone d'entrée (mtr), comportant une en-tête contenant une information de destination qui peut être traitée comme une identité de circuit virtuel, sont aiguillées vers une mémoire de cellules (MT) comprenant une pluralité de mémoires tampons de circuits virtuels (MA1, MA2..., MAn), chaque cellule étant rangée dans la mémoire tampon de circuit virtuel associée au circuit virtuel auquel cette cellule appartient, et les cellules sortantes d'une voie à multiplexage temporel asynchrone de sortie (mte) sont lues dans ces mêmes mémoires tampons de circuits virtuels (MA1, MA2..., MAn). <BR/> Des moyens de commande (MC) sont en outre prévus, agencés de sorte que les cellules à émettre sur la voie sortante soient lues dans les mémoires tampon dans un ordre tel que les cellules issues d'une même mémoire tampon de circuit virtuel soient espacées en moyenne au moins d'un intervalle déterminé pour ce circuit virtuel.
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