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Damit werden aus mehrstelligen, mit der ursprünglichen Datenrate von DPSK-Datenpaaren (dp) vorliegenden Phasendaten (dd) die Phasendiffernzdaten (dp) separiert. Dazu dienen: der erste Konstanten-Addierer (k1), dem das dem Phasenwinkel 45° entsprechende Digitalwort ("45°") und die Phasendaten (dd) zugeführt sind; der Addierer (sm), dessen erster Eingang am Ausgang des Konstanten-Addierers (k1) liegt, und der Subtrahierer (s1), dessen Subtrahend-Eingang am Ausgang des Addierers (sm) angeschlossen ist; der Subtrahierer (s2), an dessen Ausgang die Phasendiffernzdaten (dp) anzunehmen sind, und der Verzögerer (v), dessen Verzögerungszeit gleich der Periodendauer der Datenrate ist und dessen Ausgang am Subtrahend-Eingang des Subtrahierers (s2) liegt; der Konstanten-Addierer (k2), dem das dem Phasenwinkel 45° entsprechende Digitalwort ("45°") zugeführt ist, wobei der Minuend-Eingang des Subtrahierers (s2), der Verzögerer (v) und der Konstanten-Addierer (k2) von der Vorzeichenstelle (sb) und der höchstwertigen Stelle (mb) des Ausgangssignals des Addierers (sm) gespeist sind; und der Tiefpaß (tp) als PLL-Schleifenfilter, über den der Ausgang des Subtrahierers (s1) mit dem zweiten Eingang des Addierers (sm) verbunden ist. Abstract A digital DQPSK decoder circuit element is useful for separating phase difference data (dp) from multidigit phase data (dd) present with the original data rates of DPSK data pairs (dp). Said element comprises a first constant adder (k1) to which the digital word ("45°") corresponding to the phase angle 45° and the phase data (dd) are supplied; an adder (sm) whose first input is located at the output of the constant adder (k1); a subtractor (s1) whose subtrahend input is connected to the output of the adder (sm); a subtractor (s2) at whose output the phase differences (dp) can be taken; a delay element (v) whose delay time is equal to the period of the data rate and whose output is located at the subtrahend input of the subtractor (s2); and a second constant adder (k2) to which the digital word ("45°") corresponding to the phase angle (45°) is supplied. The minuend input of the subtractor (s2), the delay element (v) and the constant adder (k2) are supplied with the highest digit (mb) of the output signal from the adder (sm), and the low pass (tp) is connected, as a PLL loop filter, via the output of the subtractor (s 1) to the second input of the adder (sm). |
