| 发明名称 |
Circuit arrangement and method for testing memory cells. |
| 摘要 |
Zum Testen von Speicherzellen (SZ) wird ein Paar externer Bitleitungen (XB,XB) auf zueinander komplementäre logische Pegel vorgeladen. Es werden immer alle Speicherzellen (SZ) einer Wortleitung (WL) parallel zueinander ausgelesen. Im "Gut"-Fall behält das Paar von externen Bitleitungen (XB,XB) seine vorgeladenen Pegel bei, im Fehlerfall sinkt der Pegel derjenigen externen Bitleitung, die auf log. 1 vorgeladen ist, ab. Dies wird von einer Diskriminatorschaltung (DISC) erkannt und ausgewertet. |
| 申请公布号 |
EP0283907(A1) |
申请公布日期 |
1988.09.28 |
| 申请号 |
EP19880104112 |
申请日期 |
1988.03.15 |
| 申请人 |
SIEMENS AKTIENGESELLSCHAFT BERLIN UND MUNCHEN |
发明人 |
OBERLE, HANS-DIETER, DIPL.-ING.;HOFFMANN, KURT, DR. PROF.;KOWARIK, OSKAR, DR. RER. NAT.;KRAUS, RAINER, DIPL.-PHYS. |
| 分类号 |
G11C29/00;G11C29/34;G11C29/36;G11C29/38;H03K19/096;H03K19/173;(IPC1-7):G11C29/00 |
主分类号 |
G11C29/00 |
| 代理机构 |
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代理人 |
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| 主权项 |
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| 地址 |
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