| 主权项 |
1.一种密封环结构,适用于保护一积体电路晶片之 一核心电路区,包括: 一金属化层,其具有一桥接次层以及一插栓次层; 一桥接物,位于该桥接次层内介于该积体电路晶片 之一周边边缘与该核心电路区间之一既定位置;以 及 一插栓,位于该插栓次层内且大体对准于该桥接物 ,其中该插栓具有大体相同于该桥接物之宽度之一 宽度。 2.如申请专利范围第1项所述之密封环结构,其中该 插栓之宽度大体大于形成于该核心电路区内之插 栓之宽度。 3.如申请专利范围第1项所述之密封环结构,其中该 插栓之宽度介于0.4~ 12微米。 4.如申请专利范围第1项所述之密封环结构,其中该 插栓之宽度介于0.4~4微米。 5.如申请专利范围第1项所述之密封环结构,其中该 插栓之宽度介于0.4~1微米。 6.如申请专利范围第1项所述之密封环结构,其中该 金属化层包含一介电材料。 7.如申请专利范围第6项所述之密封环结构,其中该 介电材料具有少于3.0之介电常数。 8.如申请专利范围第6项所述之密封环结构,其中该 介电材料为一含氮材料。 9.如申请专利范围第6项所述之密封环结构,其中该 介电材料为一含氧材料。 10.如申请专利范围第6项所述之密封环结构,其中 该介电材料为一含碳材料。 11.如申请专利范围第6项所述之密封环结构,更包 括一第一阻障层,位于该介电材料之下方。 12.如申请专利范围第11项所述之密封环结构,其中 该第一阻障层包含一含氮材料。 13.如申请专利范围第11项所述之密封环结构,其中 该第一阻障层包含一含氧材料。 14.如申请专利范围第11项所述之密封环结构,其中 该第一阻障层包含一含碳材料。 15.如申请专利范围第11项所述之密封环结构,更包 括一第二阻障材料,覆盖于该介电材料上。 16.如申请专利范围第15项所述之密封环结构,其中 该第二阻障层包含一含氮材料。 17.如申请专利范围第15项所述之密封环结构,其中 该第二阻障层包含一含碳材料。 18.如申请专利范围第1项所述之密封环结构,其中 该桥接物系由含铜材料所制成。 19.一种密封环结构,适用于保护一积体电路晶片之 一核心电路区,包括: 一金属化层,具有一桥接次层以及一插栓次层; 一桥接物,位于该桥接次层内介于该积体电路晶片 之一周边边缘与该核心电路区间之一既定位置;以 及 至少两插栓,位于该插栓次层内,且为至少一介电 结构所隔离,其中该些插栓具有大于该介电结构之 一总宽度。 20.如申请专利范围第19项所述之密封环结构,其中 该些插栓之宽度大体大于形成于该核心电路区内 之插栓之宽度。 21.如申请专利范围第19项所述之密封环结构,其中 该些插栓之宽度介于0.4~12微米。 22.如申请专利范围第19项所述之密封环结构,其中 该些插栓之宽度介于0.4~4微米。 23.如申请专利范围第19项所述之密封环结构,其中 该些插栓之宽度介于0.4~1微米。 24.如申请专利范围第19项所述之密封环结构,其中 该介电结构包括介电常数少于3.0之介电材料。 25.如申请专利范围第24项所述之密封环结构,其中 该介电材料包含一含氮材料。 26.如申请专利范围第24项所述之密封环结构,其中 该介电材料包含一含氧材料。 27.如申请专利范围第24项所述之密封环结构,其中 该介电材料包含一含碳材料。 28.如申请专利范围第19项所述之密封环结构,更包 括一第一阻障层,位于该介电结构之下方。 29.如申请专利范围第28项所述之密封环结构,其中 该第一阻障层包含一含氮材料。 30.如申请专利范围第28项所述之密封环结构,其中 该第一阻障层包含一含氧材料。 31.如申请专利范围第28项所述之密封环结构,其中 该第一阻障层包含一含碳材料。 32.如申请专利范围第19项所述之密封环结构,更包 括一第二阻障材料,覆盖于该介电材料上。 33.如申请专利范围第32项所述之密封环结构,其中 该第二阻障层包含一含氮材料。 34.如申请专利范围第32项所述之密封环结构,其中 该第二阻障层包含一含氧材料。 35.如申请专利范围第19项所述之密封环结构,其中 该桥接物系由含铜材料所制成。 36.如申请专利范围第19项所述之密封环结构,更包 括一第二桥接物,位于该桥接次层上。 37.如申请专利范围第19项所述之密封环结构,更包 括一第二密封环结构,介于该积体电路晶片之周边 边缘以及该核心电路区间。 38.一种密封环结构,适用于保护一积体电路晶片之 一核心电路区,包括: 一金属化层,具有一桥接次层以及一插栓次层; 一桥接物,位于该桥接次层内介于该积体电路晶片 之一周边边缘与该核心电路区间之一既定位置;以 及 至少两插栓,位于该插栓次层内,其中该至少两插 栓之总宽度大于该桥接物之宽度50%以上。 39.如申请专利范围第38项所述之密封环结构,其中 该些插栓之宽度大体大于形成于该核心电路区内 之插栓之宽度。 40.如申请专利范围第38项所述之密封环结构,其中 该些插栓之宽度介于0.4~12微米。 41.如申请专利范围第38项所述之密封环结构,其中 该些插栓之宽度介于0.4~4微米。 42.如申请专利范围第38项所述之密封环结构,其中 该些插栓之宽度介于0.4~1微米。 43.如申请专利范围第38项所述之密封环结构,更包 括一介电结构,该介电结构具有介电常数少于3.0之 介电材料。 44.如申请专利范围第43项所述之密封环结构,其中 该介电材料包含一含氮材料。 45.如申请专利范围第43项所述之密封环结构,其中 该介电材料包含一含氧材料。 46.如申请专利范围第43项所述之密封环结构,其中 该介电材料包含一含碳材料。 47.如申请专利范围第43项所述之密封环结构,更包 括一第一阻障层,位于该介电结构之下方。 48.如申请专利范围第43项所述之密封环结构,更包 括一第二阻障层,覆盖于该介电材料上。 49.一种密封环结构,适用于保护一积体电路晶片之 一核心电路区免于裂痕的推进,该密封环结构包括 : 一第一组之一或多个密封环线路,位于该积体电路 晶片之一边角以及该核心电路区之一边角区间;以 及 一第二组之一或多个密封环线路,位于该积体电路 晶片之一边缘以及该核心电路区之一边缘区间,其 中各密封环线路分别包括一金属化膜层,其包括: 一桥接次层与一插栓次层; 一桥接物,位于该桥接次层内介于该积体电路晶片 之一周边边缘与该核心电路区间之一既定位置;以 及 至少一插栓,位于该插栓次层内,该至少一插栓之 总宽度大于该桥接物之宽度50%以上。 50.如申请专利范围第49项所述之密封环结构,其中 该第一组之一或多个密封环线路包括至少两密封 环线路。 51.如申请专利范围第49项所述之密封环结构,其中 该第二组之一或多个密封环线路包括至少一密封 环线路。 52.如申请专利范围第49项所述之密封环结构,其中 该第一组之一或多个密封环线路包括非电性连结 于该第一组之一或多个第一密封环线路之剩余密 封环之一密封环线路。 53.如申请专利范围第49项所述之密封环结构,其中 该第一组之一或多个密封环线路包括非电性连结 于该第二组之一或多个之密封环之一密封环线路 。 54.一种半导体晶圆,包括: 一降低切割引起应力之结构,包括: 一半导体基底; 至少一主动区,位于半导体基底内;以及 一或多个电路,位于该主动区内; 一切割道,用以切割该主动区,沿该主动区设置; 至少一密封环结构,环绕该主动区;以及 至少一浅沟槽隔离物,位于该密封环结构与该切割 道间之该半导体基底内。 55.如申请专利范围第54项所述之半导体晶圆,其中 该密封环结构为一连续环状物,环绕该主动区。 56.如申请专利范围第54项所述之半导体晶圆,其中 该密封环结构具有约大于10微米之一宽度。 57.如申请专利范围第54项所述之半导体晶圆,其中 该主动区为一膜层堆叠结构,该膜层堆叠结构包括 一或多个导电膜层,系经由复数个介层接触物形成 连结,其中于该一或多个导电膜层之间设置有介电 材料。 58.如申请专利范围第54项所述之半导体晶圆,其中 该密封环结构经由一或多个连结于该半导体基底 之接触物而接地。 59.如申请专利范围第54项所述之半导体晶圆,其中 该浅沟槽隔离物系为填入有至少一介电材料之沟 槽。 60.如申请专利范围第54项所述之半导体晶圆,其中 该浅沟槽隔离物具有至少3000埃之深度。 61.如申请专利范围第54项所述之半导体晶圆,更包 括一隔离沟槽,设置于该密封环结构与该切割道间 之基底上。 62.如申请专利范围第61项所述之半导体晶圆,其中 该隔离沟槽系设置于该浅沟槽隔离物之上。 63.一种半导体晶圆,包括: 一降低切割引起应力之结构,包括: 一半导体基底; 至少一主动区,位于半导体基底内;以及 一或多个电路,位于该主动区内; 一切割道,用以切割该主动区,沿该主动区设置; 至少一密封环结构,环绕该主动区; 至少一浅沟槽隔离物,位于该密封环结构与该切割 道间之该半导体基底内;以及 一隔离沟槽,设置于该密封环结构与该切割道间之 该半导体基底内并位该浅沟槽隔离物之上。 64.如申请专利范围第63项所述之半导体晶圆,其中 该密封环结构具有约大于10微米之一宽度。 65.如申请专利范围第63项所述之半导体晶圆,其中 该密封环结构经由一或多个连结于该半导体基底 之接触物而接地。 66.如申请专利范围第63项所述之半导体晶圆,其中 该浅沟槽隔离物为填入有至少一介电材料之沟槽 。 67.如申请专利范围第63项所述之半导体晶圆,其中 该浅沟槽隔离物具有至少3000埃之深度。 68.一种降低切割引起应力影响之方法,适用于位于 一半导体基底之一主动区之一电路当沿着一切割 道切割该主动区时,包括下列步骤: 形成环绕该主动区之一密封环结构;以及 蚀刻去除一部份该半导体基底,以于该密封环结构 与该切割道间之该半导体基底内形成一浅沟槽隔 离物。 69.如申请专利范围第68项所述之降低切割引起应 力影响之方法,更包括于该密封环结构与该切割道 之基底上形成一隔离沟槽之步骤。 70.如申请专利范围第68项所述之降低切割引起应 力影响之方法,其中该密封环结构具有约大于10微 米之一宽度。 71.如申请专利范围第68项所述之降低切割引起应 力影响之方法,其中该密封环结构经由一或多个连 结于该半导体基底之接触物而接地。 72.如申请专利范围第68项所述之降低切割引起应 力影响之方法,其中,该浅沟槽隔离物系为填入有 至少一介电材料之沟槽。 73.如申请专利范围第68项所述之降低切割引起应 力影响之方法,其中该浅沟槽隔离物具有至少3000 埃之深度。 图式简单说明: 第1A~1C图显示了自积体电路晶片之边缘进入其内 部区域之裂痕; 第2图图示了习知密封环结构之一剖面情形; 第3A~3C图为一系列剖面图,用以显示了依据本发明 之不同实施例中之具有多层金属化层之密封环结 构; 第4A~4D图显示了用依据本发明之不同实施例中之 密封环之布局设计; 第5A图显示了于依据本发明另一实施例,于晶圆切 割或分割程序时应用多种元件设计以降低切割晶 片所引起损害之CMOS制程之剖面情形; 第5B图显示了如第5A图中之晶片区域之上视情形。 |
