| 主权项 |
1.一种叠堆闸快闪记忆细胞元结构,至少包含:一种第一导电型的一个半导体基板;一个闸区形成于该半导体基板之上,其中上述之闸区藉由一个第一罩幕光阻步骤来定义系形成于共源/汲区之间;该闸区至少包含一个凹槽主漂浮闸岛形成于一个穿透介电层的一个主要部份之上及一个回填导电岛形成于该凹槽主漂浮闸岛的一个凹槽部份之内,其中上述之第一导电型的一个离子布植区至少包含位于该回填导电岛之下的该半导体基板之一个表面部份的一个浅离子布植区以作为临界电压的调整及一个深离子布植区以形成一个抵穿禁止区;该共源/汲区至少包含一种第二导电型的一个共源/汲扩散区形成于该半导体基板的一个表面部份及一个侧边墙导电垫层岛形成于沿着一个通道方向之该主漂浮闸岛的每一个侧边墙之上来形成一个积体化漂浮闸岛;一个金属字线置于一个闸间介电层之上至少形成于该积体化漂浮闸岛之上,其中上述之金属字线置于该闸间介电层之上及该积体化漂浮闸岛系同时藉由一个第二罩幕光阻步骤来成形;以及两个细胞元隔离区形成于该金属字线之外且位于该共源/汲区之间的该半导体基板之表面部份。2.如申请专利范围第1项所述之叠堆闸快闪记忆细胞元结构,其中上述之共源/汲区进一步至少包含位于一对回蚀第二侧边墙介电垫层之间的该第二导电型的一个高掺杂源/汲扩散区形成于该共源/汲扩散区之内及一个回蚀平面化氧化物层连同该对回蚀第二侧边墙介电垫层形成于该穿透介电层的一部份表面之上。3.如申请专利范围第1项所述之叠堆闸快闪记忆细胞元结构,其中上述之共源/汲区进一步包含一个回蚀平面化场氧化物层藉由形成于该穿透介电层的侧边部份之上的一对回蚀第二侧边墙介电垫层之间的一个回蚀平面化场氧化物层来分离该共源/汲扩散区成一对埋层源/汲扩散区。4.如申请专利范围第1项所述之叠堆闸快闪记忆细胞元结构,其中上述之共源/汲扩散区至少包含一个高掺杂扩散区或一个高掺杂扩散区形成于一个淡掺杂扩散区之内。5.如申请专利范围第1项所述之叠堆闸快闪记忆细胞元结构,其中上述之凹槽主漂浮闸岛的该凹槽部份系藉由形成于邻近共源/汲区的侧边墙之上的一对第一侧边墙介电垫层来定义。6.如申请专利范围第1项所述之叠堆闸快闪记忆细胞元结构,其中上述之积体化漂浮闸岛至少包含掺杂复晶矽或掺杂非晶矽且利用低压化学气相堆积(LPCVD)法来堆积。7.如申请专利范围第1项所述之叠堆闸快闪记忆细胞元结构,其中上述之金属字线至少包含一个金属层置于一个障碍金属层之上再形成于一个高掺杂复晶矽层之上而该金属层至少包含一个铜(Cu)、铝(Al)或钨(W)层。8.如申请专利范围第1项所述之叠堆闸快闪记忆细胞元结构,其中上述之细胞元隔离区至少包含该第一导电型的一个隔离离子布植区或一个浅凹槽隔离(STI)区。9.一种无接点快闪记忆阵列,至少包含:一种第一导电型的一个半导体基板;复数闸区交变地形成于该半导体基板之上且藉由一个第一罩幕光阻步骤来定义,其中上述之复数闸区的每一个系形成于一个共源区及一个共汲区之间;该复数闸区的每一个至少包含复数主漂浮闸岛形成于一个穿透介电层的主要部份之上,其中上述之复数主漂浮闸岛的每一个至少包含一个凹槽主漂浮闸岛具有一个回填导电岛形成于该凹槽主漂浮闸岛的一个凹槽部份之内及该第一导电型的一个离子布植区形成于该回填导电岛之下的该半导体基板之一个表面部份;该共源/汲区的每一个至少包含一种第二导电型的一个共源/汲扩散区形成于该半导体基板的一个表面部份且具有位于一对回蚀第二侧边墙介电垫层之间的该第二导电型的一个高掺杂源/汲扩散区形成于该共源/汲扩散区之内、一个回蚀平面化氧化物层连同该对回蚀第二侧边墙介电垫层形成于该穿透介电层的一个表面部份、以及复数偶对侧边墙导电垫层岛形成于该复数主漂浮闸岛的侧边墙之上且交变地置于该对回蚀第二侧边墙介电垫层及该回蚀平面化氧化物层的部份表面之上来形成复数积体化漂浮闸岛;复数金属字线置于复数闸间介电层之上形成于该复数积体化漂浮闸岛及位于邻近积体化漂浮闸岛之间的该回蚀平面化氧化物层之上,其中上述之复数金属字线连同该复数闸间介电层及该复数积体化漂浮闸岛系同时藉由一个第二罩幕光阻步骤来成形且与该复数共源/汲区互为垂直;以及复数细胞元隔离区形成于该复数金属字线及该复数共源/汲区之外的该半导体基板之表面部份。10.如申请专利范围第9项所述之无接点快闪记忆阵列,其中上述之离子布植区形成于该回填导电岛之下的该半导体基板之表面部份至少包含一个浅离子布植区以作为临界电压的调整及一个深离子布植区以形成一个抵穿禁止区而该凹槽主漂浮闸岛的该凹槽部份系藉由形成于邻近共源/汲区的侧边墙之上的一对第一侧边墙介电垫层来定义。11.如申请专利范围第9项所述之无接点快闪记忆阵列,其中上述之共源/汲扩散区至少包含一个高掺杂扩散区或一个高掺杂扩散区形成于一个淡掺杂扩散区之内。12.如申请专利范围第9项所述之无接点快闪记忆阵列,其中上述之积体化漂浮闸岛至少包含藉由低压化学气相堆积(LPCVD)法所堆积之掺杂复晶矽或掺杂非晶矽。13.如申请专利范围第9项所述之无接点快闪记忆阵列,其中上述之复数金属字线的每一个至少包含一个金属层置于一个障碍金属层之上再形成于一个高掺杂复晶矽层之上而该金属层至少包含一个铜(Cu)、铝(Al)或钨(W)层。14.如申请专利范围第9项所述之无接点快闪记忆阵列,其中上述之复数细胞元隔离区的每一个至少包含该第一导电型的一个隔离离子布植区或一个浅凹槽隔离(STI)区。15.一种无接点快闪记忆阵列,至少包含:一种第一导电型的一个半导体基板;复数闸区交变地形成于该半导体基板之上且藉由一个第一罩幕光阻步骤来定义,其中上述之复数闸区的每一个系形成于一个共源区及一个共汲区之间;该复数闸区的每一个至少包含复数主漂浮闸岛交变地形成于一个穿透介电层的主要部份之上,其中上述之复数主漂浮闸岛的每一个至少包含一个凹槽主漂浮闸岛具有一个回填导电岛形成于该凹槽主漂浮闸岛的一个凹槽部份之内及该第一导电型的一个离子布植区位于该回填导电岛之下的该半导体基板之一个表面部份至少包含一个浅离子布植区以作为临界电压的调整及一个深离子布植区以形成一个抵穿禁止区;该共源/汲区的每一个至少包含一种第二导电型的一个共源/汲扩散区被形成于该穿透介电层的侧边部份之上的一对回蚀第二侧边墙介电垫层之间的一个回蚀平面化场氧化物层分离成一对埋层源/汲扩散位元线及复数偶对侧边墙导电垫层岛形成于该复数主漂浮闸岛的侧边墙之上且交变地形成于该对回蚀第二侧边墙介电垫层及该回蚀平面化场氧化物层的部份表面之上来形成复数积体化漂浮闸岛;复数金属字线置于复数闸间介电层之上再形成于复数积体化漂浮闸岛及邻近积体化漂浮闸岛之间的该平面化场氧化物层之上,其中上述之复数金属字线连同该复数闸间介电层及该复数积体化漂浮闸岛系同时藉由一个第二罩幕光阻步骤来成形且与该复数共源/汲区互为垂直;以及复数细胞元隔离区形成于该复数金属字线及该复数共源/汲区之外曲该半导体基板之表面部份,其中上述之复数细胞元隔离区的每一个至少包含该第一导电型的一个隔离离子布植区或一个浅凹槽隔离(STI)区。16.如申请专利范围第15项所述之无接点快闪记忆阵列,其中上述之共源/汲扩散区至少包含一个高掺杂扩散区或一个高掺杂扩散区形成于一个淡掺杂扩散区之内。17.如申请专利范围第15项所述之无接点快闪记忆阵列,其中上述之凹槽主漂浮闸岛的该凹槽部份系藉由形成于邻近共源/汲区的侧边墙之上的一对第一侧边墙介电垫层来定义。18.如申请专利范围第15项所述之无接点快闪记忆阵列,其中上述之复数积体化漂浮闸岛的每一个至少包含一个主漂浮闸岛及其两个侧边墙导电垫层岛且系藉由低压化学气相堆积(LPCVD)法所堆积之掺杂复晶矽或掺杂非晶矽所组成。19.如申请专利范围第15项所述之无接点快闪记忆阵列,其中上述之复数金属字线的每一个至少包含一个金属层置于一个障碍金属层之上再形成于一个高掺杂复晶矽层之上。20.如申请专利范围第15项所述之无接点快闪记忆阵列,其中上述之闸间介电层至少包含一个二氧化矽层-氮化矽-二氧化矽(ONO)结构或一个氮化矽-二氧化矽(NO)结构而该穿透介电层至少包含一个热二氧化矽层或一个氮化热二氧化矽层。图式简单说明:图一A至图一C显示一种传统叠堆闸非挥发记忆细胞元结构及其非或型非挥发记忆阵列的简要图示,其中图一A显示一个简要顶视布建图;图一B显示图一A所标示之沿着一个A-A'线的一个剖面图;以及图一C显示图一A所标示之沿着一个B-B'线的一个剖面图。图二A至图二J揭示制造本发明之一种叠堆闸快闪记忆细胞元结构及其第一型无接点快闪记忆阵列的制程步骤及其剖面图。图三A至图三F揭示本发明之该叠堆闸快闪记忆细胞元结构及其第一型无接点快闪记忆阵列的简要图示,其中图三A显示一个简要顶视布建图而图三A所标示之沿着一个A-A'线的一个剖面图系显示于图二J中;图三B显示图三A所标示之沿着一个B-B'线的一个剖面图;图三C显示图三A所标示之沿着一个C-C'线的一个剖面图;图三D显示图三A所标示之沿着一个D-D'线的一个剖面图;图三E显示图三A所标示之沿着一个E-E'线的一个剖面图;以及图三F显示该叠堆闸快闪记忆细胞元结构及其第二型无接点快闪记忆阵列的一个简要电路代表图。图四A至图四D揭示制造本发明之一种叠堆闸快闪记忆细胞元结构及其第二型无接点快闪记忆阵列之接续图二F的制程步骤及其剖面图。图五A至图五F揭示本发明之该叠堆闸快闪记忆细胞元结构及其第二型无接点快闪记忆阵列的简要图示,其中图五A显示一个简要顶视布建图而图五A所标示之沿着一个A-A'线的一个剖面图系显示于图四D中;图五B显示图五A所标示之沿着一个B-B'线的一个剖面图;图五C显示图五A所标示之沿着一个C-C'线的一个剖面图;图五D显示图五A所标示之沿着一个D-D'线的一个剖面图;图五E显示图五A所标示之沿着一个E-E'线的一个剖面图;以及图五F显示该叠堆闸快闪记忆细胞元结构及其第二型无接点快闪记忆阵列的一个简要电路代表图。 |
