| 主权项 |
1.一种同步型半导体记忆装置,系以同步于一连脉冲列所构成之外部时脉讯号,而取入含有控制讯号和位址讯号之复数个外部讯号,且予以输出记忆资料,系具备以下者:记忆体单元阵列(71a-71b'),系具有可配置成行列状之复数个记忆体单元;内部时脉产生装置(200),系接收前述外部时脉讯号(Ext. CLK),而产生内部时脉讯号(int.CLK);前述内部时脉产生装置,根据可指示前述同步型半导体记忆装置与外部之前述外部讯号之允许传送处理之晶片选择讯号(ext./CS)之活性化,而将前述内部时脉讯号之生成动作予以活性化,并根据予以活性化前述记忆体单元之选择动作之内部电路活性化讯号讯号(ACT)之不活性化,而予以不活性化前述内部时脉讯号之生成动作;前述同步型半导体记忆装置,系更进而具备有以下者:控制装置(62.63.65.66.68),系根据前述外部讯号而输出前述内部电路活性化讯号,且根据前述内部时脉讯号和前述外部讯号而控制前述同步型半导体记忆装置之资料输出输入动作;选择装置(52a-52b'、53a-53b'),系被前述控制装置所控制,并同步于前述内部时脉讯号而根据来自外部之行位址讯号来选择对应于前述记忆体单元阵列之记忆体单元;及资料输出输入装置,系在前述被选择之记忆体单元与外部之间,以同步于前述内部时脉讯号而执行资料之传送。2.如申请专利范围第1项之同步型半导体记忆装置,其中,前述外部讯号系含有:外部列位址闪控讯号(ext./RAS);外部行位址闪控讯号(ext./CAS);外部写入效能讯号(ext./WE);前述控制装置,系在前述外部时脉讯号之活性化之边缘,根据前述外部列位址闪控讯号为活性状态,且前述外部行位址闪控讯号和前述外部写入致能讯号之任何一个也为不活性状态,而予以活性化前述内部电路活性化讯号。3.如申请专利范围第1项之同步型半导体记忆装置,其中,前述内部时脉产生装置系含有以下者:时脉输入控制装置(204),系被时脉活性化讯号(ZPDE)所控制,而予以开始或停止接收自外部之前述外部时脉讯号之输出;待机检测装置(202),系根据前述晶片选择讯号之活性化,予以活性化前述时脉活性讯号,而再根据前述内部电路活性化讯号之不活性化,而予以不活性化前述时脉活性化讯号;及时脉缓冲装置(206),系接收前述时脉输入控制装置之输出,而转换成内部时脉讯号。4.如申请专利范围第3项之同步型半导体记忆装置,其中,前述待机检测装置,系含有以下者:晶片选择讯号缓冲器(210.212),系根据前述晶片选择讯号之活性化之边缘,予以活性化功率下降重置讯号;第1脉冲产生装置(216、218.220),系响应于前述内部电路活性化讯号之不活性化,予以输出预定之脉冲长度之功率下降设定讯号;第1之二输入NAND闸极(222),系各自分别地于第1之输入结点接收前述时脉活性化讯号,于第2之输入结点接收前述功率下降设定讯号;及第2之二输入NAND闸极(214),系各自分别地于第1之输入结点接收前述功率下降重置讯号(PDS),于第2之输入结点接收前述第1之二输入NAND闸极之输出,而予以输出前述时脉活性化讯号。5.如申请专利范围第3项之同步型半导体记忆装置,其中,前述控制装置,系更进而在前述内部电路活性化讯号之不活性期间中,根据前述晶片选择讯号之活性化和前述控制讯号而将指示前述同步型半导体记忆装置之待机动作之待机指示讯号予以输出;前述内部时脉产生装置,系含有以下者:时脉输入控制装置,系被时脉活性讯号所控制,而予以开始或停止接收自外部之前述外部时脉讯号之输出;待机检测装置(400),系根据前述晶片选择讯号之活性化,予以活性化前述时脉活性化讯号,而根据前述内部电路活性化讯号之不活性化和前述待机指示讯号之活性化之任一个,予以不活性化前述时脉活性化讯号;及时脉缓冲装置,系接收前述时脉输入控制装置之输出,予以转换成内部时脉讯号。6.如申请专利范围第5项之同步型半导体记忆装置,其中,前述控制讯号系含有:外部列位址闪控讯号;外部行位址闪控讯号;外部写入致能讯号;前述控制装置,系在前述外部时脉讯号之活性化之边缘,根据前述晶片选择讯号为活性状态,且前述外部列位址闪控讯号、前述外部行位址闪控讯号和前述外部写入致能讯号之任何一个也为不活性状态,而予以活性化前述待机指示讯号。7.如申请专利范围第5项之同步型半导体记忆装置,其中,前述待机检测装置,系含有以下者:晶片选择讯号缓冲器(210.212),系根据前述晶片选择讯号之活性化之边缘,予以活性化功率下降重置讯号(PDRS) ;第1脉街产生装置(216.218.220),系响应于前述内部电路活性化讯号之不活性化,予以输出预定之脉冲长度之第1功率下降设定讯号(PDS1);第2脉冲产生装置(402.404.406),系响应于前述待机指示讯号之活性化,予以输出预定之脉冲长度之第2功率下降设定讯号(PDS2);三输入NAND闸极(422),系各自分别地于第1之输入结点接收前述时脉活性化讯号,于第2之输入结点接收前述第1功率下降设定讯号,于第3之输入结点接收前述第2功率下降设定讯号;及二输入NAND闸极(214),系各自分别地于第1之输入结点接收前述功率下降重置讯号,于第2之输入结点接收前述三输入NAND闸极之输出,而予以输出前述时脉活性化讯号。8.如申请专利范围第1项之同步型半导体记忆装置,其中,前述内部时脉产生装置系含有以下者:时脉输入控制装置,系被时脉活性化讯号所控制,而予以开始或停止接收自外部之前述外部时脉讯号之输出;待机检测装置(500.600.700)于前述内部电路活性化讯号之活性期间中,系将前述时脉活性化讯号(2PDE)予以活性化,而于前述内部电路活性化讯号之不活性期间中,系根据前述晶片选择讯号之活性化而予以活性化前述时脉活性化讯号,而且根据前述晶片选择讯号之不活性化而予以不活性化前述时脉活性化讯号;及时脉缓冲装置,系接收前述时脉输入控制装置之输出,而转换成内部时脉讯号。9.如申请专利范围第8项之同步型半导体记体装置,其中,前述待机检测装置,系含有以下者:晶片选择讯号缓冲器,系根据前述晶片选择讯号之活性化之边缘,予以活性化功率下降重置讯号;第1脉冲产生装置(216.218.220),系响应于前述内部电路活性化讯号之不活性化,予以输出预定之脉冲长度之第1功率下降设定讯号(PDS1);第2脉冲产生装置(502.504.506),系响应于前述晶片选择讯号之活性化后所产生之内部时脉讯号之不活性化之边缘,予以输出预定之脉冲长度之第2功率下降设定讯号;第1之三输入NAND闸极(522),系各自分别地于第1之输入结点接收前述时脉活性化讯号,于第2之输入结点接收前述第1功率下降设定讯号,于第3之输入结点接收前述第2功率下降设定讯号;及第2之三输入NAND闸极(514),系各自分别地于第1之输入结点接收前述内部电路活性化讯号之反相讯号,于第2之输入结对接收前述功率下降重置讯号,于第3之输入结点接收前述第1之三输入NAND闸极之输出,而予以输出前述时脉活性化讯号。10.如申请专利范围第8项之同步型半导体记忆装置,其中,前述待机检测装置,系含有以下者:晶片选择讯号缓冲器(604.606),系根据前述晶片选择讯号之活性化,且外部时脉讯号之不活性化,予以活性化功率下降重置讯号(PDRS);第1脉冲产生装置(216.218.220),系响应于前述内部电路活性化讯号之不活性化,予以输出预定之脉冲长度之第1功率下降设定讯号;第2脉冲产生装置(502.504.506),系响应于前述晶片选择讯号之活性化后所产生之内部时脉讯号之不活性化之边缘,予以输出预定之脉冲长度之第2功率下降设定讯号;第1之三输入NAND闸极(522),系各自分别地于第1之输入结点接收前述时脉活性化讯号,于第2之输入结点接收前述第1功率下降设定讯号,于第3之输入结点接收前述第2功率下降设定讯号;及第2之三输入NAND闸极(514),系各自分别地于第1之输入结点接收前述内部电路活性化讯号之反相讯号,于第2之输入结点接收前述功率下降重置讯号,于第3之输入结点接收前述第1之三输入NAND闸极之输出,而予以输出前述时脉活性化讯号。11.如申请专利范围第8项之同步型半导体记忆装置,其中,前述待机检测装置,系含有以下者:晶片选择讯号缓冲器(703.708),系根据前述晶片选檡讯号之活性化,且外部时脉讯号之不活性化后经过预定之时间,予以活性化功率下降重置讯号(PDRS);第1脉冲产生装置(216.218.220),系响应于前述内部电路活性化讯号之不活性化,予以输出预定之脉冲长度之第1功率下降设定讯号(PDS1);第2脉冲产生装置(502.504.506),系响应于前述晶片选择讯号之活性化后所产生之内部时脉讯号之不活性化之边缘,予以输出预定之脉冲长度之第2功率下降设定讯号(PDS2);第1之三输入NAND闸极(522),系各自分别地于第1之输入结点接收前述时脉活性化讯号(ZPDE),于第2之输入结点接收前述第1功率下降设定讯号,于第3之输入结点接收前述第2功率下降设定讯号;及第2之三输入NAND闸极(514),系各自分别地于第1之输入结点接收前述内部电路活性化讯号之反相讯号,于第2之输入结点接收前述功率下降重置讯号,于第3之输入结点接收前述第1之三输入NAND闸极之输出,而予以输出前述时脉活性化讯号。图式简单说明:第一图系显示本发明之实施例1之SDRAM1000之构成之概略方块图。第二图系为了说明SDRAM1000之读出动作之时序图。第三图系显示内部电路活性化指示电路300之构成。第四图系显示实施例1之内部时脉产生电路200之概略图。第五图系显示时脉缓冲器206之构成之概略方块图。第六图系为了说明内部时脉产生电路200之动作之时序图。第七图系显示本发明之实施例2之待机检测电路400之构成之概略方块图。第八图系显示可给予NOP命令之控制讯号之时间变化之时序图。第九图系为了说明本发明之实施例2之待机检测电路400之动作之时序图。第十图系显示本发明之实施例3之待机检测电路500之构成之概略方块图。第十一图系为了说明待机检测电路500之动作之时序图。第十二图系显示本发明之实施例4之待机检测电路600之构成之概略方块图。第十三图系为了说明待机检测电路600之动作之时序图。第十四图系显示本发明之实施例5之待机检测电路700之构成之概略方块图。第十五图系为了说明待机检测电路700之动作之时序图。第十六图系显示习知技术之内部时脉产生电路2000之构成之方块图。第十七图系为了说明习知技术之内部时脉产生电路之改良例之电路构成之概略方块图。 |
