| 主权项 |
1.一种非挥发性半导体记忆装置,其系具备:复数个记忆晶格,其系当其中选取之记忆晶格施加指定电压时,藉由阈値电压变化导致的阈値电压差异来记忆资讯者;及显示晶片内部状态之用的状态暂存器者其特征在于具有:上述之状态暂存器,其具有:第一位元,其系用以显示晶片是否可以接受外部存取者;第二位元,其系用以显示写入动作是否正常结束者;及第三位元,其系用以显示在执行重写动作时能否正常写入。2.如申请专利范围第1项之非挥发性半导体记忆装置,其中上述对记忆体晶格的写入动作,其先暂时清除选取之记忆体晶格的阈値电压后,依写入资讯而使阈値电压产生对应于写入状态的变化;上述第三位元,其在一记忆晶格的阈値电压,对应于上述写入状态而发生变化后,如超出指定的电压范围时,将设定为错误状态。3.如申请专利范围第2项之非挥发性半导体记忆装置,其中上述第三位元,其在对选取之记忆晶格进行之超过指定次数的写入处理后,对应于上述写入状态而发生变化的该记忆晶格之阈値电压,仍超过指定的电压范围时,将设定为显示错误状态。4.如申请专利范围第4项之非挥发性半导体记忆装置,其中上述第二位元,其在先清除选取之记忆体晶格的阈値电压后,立即执行的验证读取过程中,当上述清除状态下的阈値电压超过指定的电压范围时,将设定为显示错误的状态。5.如申请专利范围第4项之非挥发性半导体记忆装置,其中具有第四位元,其用以显示记忆晶格的阈値电压,在对应于上述写入状态而发生变化后,是否超过指定的电压范围的上下限。6.如申请专利范围第5项之非挥发性半导体记忆装置,其中上述记忆晶格,其能够依阈値电压进行记忆3値以上的资讯;及上述第四位元,其用以显示上述各値个别是否超过指定的电压范围。7.如申请专利范围第1项之非挥发性半导体记忆装置,其中上述状态暂存器的内容,其在晶片外部供应之复数个控制信号组合成一指定形式时,将由上述外部端子输出。8.如申请专利范围第1项之非挥发性半导体记忆装置,其中上述状态暂存器具有的第一位元的状态,经常输出至设置于晶片上的专用外部端子。9.如申请专利范围第1项之非挥发性半导体记忆装置,其中上述状态暂存器的内容输出,其与晶片外部之写入资讯输入动作,共用一共通的外部端子。10.如申请专利范围第9项之非挥发性半导体记忆装置,其中上述状态暂存器的内容输出,其与晶片外部之写入位址输入动作,共用一共通的外部端子。11.如申请专利范围第1项之非挥发性半导体记忆装置,其中具有一种依外部供应之指令码进行处理之控制电路,其依上述之指令码,形成内部电路用之控制信号,且具有上述状态暂存器。12.一种非挥发性半导体记忆体装置内部的控制方法,该非挥发性半导体记忆记忆装置,其具有:复数个记忆晶格,其系当其中选取之记忆晶格施加指定电压时,藉由阈値电压变化导致的阈値电压差异来记忆资讯;及显示晶片内部状态之用的状态暂存器者,该控制方法的特征在于:上述记忆晶格之写入,其系先清除选取之记忆晶格的阈値电压后,依写入资讯,使该阈値电压依写入状态而变化;在依上述清除状态进行相对应之阈値电压变化后,判定选取之记忆体晶格的阈値电压是否超出指定的电压范围,当超出范围时,将上述状态暂存器内之第一位元设定成显示错误的状态;并依上述写入资讯而使阈値电压进行与写入状态相对应之变化,判定选取之记忆晶格的阈値电压是否超出指定电压范围的上限値(或下限値),当超出范围时,将第二位元设定成显示错误的状态;接着在上述判定后,对选取之记忆晶格的阈値电压是否超过指定范围的下限値(或上限値)进行判定,当未超出范围时,将第三位元设定成显示错误的状态;当选取之记忆晶格的阈値电压未超出指定电压范围的下限値(或上限値)时,将重新进行写入处理,可是当在重写处理后,选择之记忆晶格的阈値电压仍未超出指定电压范围的下限値(或上限値)时,将上述状态暂存器内之第四位元设定成显示错误的状态。13.如申请专利范围第12项之非挥发性半导体记忆装置之内部状态控制方法,其中上述状态暂存器,其具有用以显示晶片外部是否可进行存取的第五位元;在上述写入处理开始时,上述第五位元将设定成禁止晶片外部进行存取的状态,待上述写入处理及第一至第四位元的设定结束后,再将上述第五位元设定成允许晶片外部进行存取的状态;及上述第五位元的状态,经常输出至专用的外部端子。图式简单说明:图1,做为有效应用本发明之半导体记忆装置的一例,显示了以快闪记忆体为实施例的方块图。图2,显示记忆阵列的概略构造的电路构造图。图3,其系一说明图,显示记忆晶格在记忆2値资料及4値资料时之个别的阈値电压分布情况。图4,其系一时序图,用以显示实施例之快闪记忆体中的状态暂存器内容的输出时序。图5,其系一流程图,显示实施例之快闪记忆体的写入处理及状态暂存器之各位元的具体设定程序。图6,其系一说明图,显示在依图5之流程进行写入处理过程中,记忆晶格阈値电压的变化与验证电压间的关系。图7,其系一流程图,显示对图1之快闪记忆体实施的写入处理及状态暂存器的各位元之具体设定步骤相关的第二实施例。图8,其系一流程图,显示对图1之快闪记忆体,在实施2値资料写入时的写入处理及状态暂存器的各位元之具体设定步骤。图9,其系一流程图,显示对图1之快闪记忆体实施的写入处理及状态暂存器的各位元之具体设定程序相关的第三实施例。图10,其系一说明图,显示采用以清除来提高记忆晶格的阈値电压、以写入来降低阈値电压方式之快闪记忆体中,其阈値变化及验证电压间的关系。 |
