| 主权项 |
2.如申请专利范围第1项所述之延迟电路,其等徵在于其包括有在第一时钟周期(CK)期间,用来产生一电压(Vc)之装置(C1.Cu、S1),其电压由一与电流源(IO)所送出之电流呈一预定关系;及一用来在该第一时钟周期互补之第二时钟周期(CKB)期间,比较该耦合至电流源所送出之电流之电压(Ve)与一电源电压之分数(Vdd/2),以及用来送出一误差信号,用来控制该电流源,以在耦合至电流源所送出之电压(Vc)及该电路之电源电压之分数之间,取得定値。3.如申请专利范围第2项所述之延迟电路,其等徵在于该用来产生耦合于电流源所送出之电流之电压(Vc)之装置,包括有第一及第二电容(C1,Cu),藕由一由第一时钟信号(CK)所控制之第一开关S1并联连接于电流源(IO),该第一电容(C1)使由电流源所送出之电流定,而第二电容(Cu),其电容量比一电容为小,建立所欲与电源电压之分数(Vdd/2)相比较之电压(Vc)。4.如申请专利范围第3项所述之延迟电路,其特征在于该用来比较耦合至电流源所送出之电流之电压(Vc)与电源电压之分数(Vdd/2)之装置,包括有一第三电容(Ci),藉一由第二时钟信号(CKB)所控制之开关(S3)而与第二电容(Cu)并联连接;一开关(S2),其由提供第一电容(C1)作短路之第二时钟信号(CKB)所控制;以及一差动放大器(AMPLO),在第二时钟周期(CKB)时,用来比较该源电压之分数(Vdd/2)与存在于第二电容(Cu)与第三电容(Ci)之间之电荷量所形成之电压。5.如申请专利范围第1至4项之任一项所述之延迟电路,其等徵在于该连接在两个场效电晶体(PO,NO)之间之电流源系一电流镜(N1,N2)之场效电晶体(N2),另一场效电晶体(N1)系连接至电路(C2,C3,Ci2,S4,S5,P2)之输出端,用以正确地复制正比于电路中之电源电压(Vdd)之电流(IO)。6.如申请专利范围第1至4项之任一项所述之延迟电路,其等徵在于其是由CMOS技术所制。7.一种反重叠两相时钟产生器,其特征在于其包括有一依据专利范围第1至4项之任一项所述之延迟电路,包括有两个延迟单元(3,4)用以产生正比于电源电压(Vdd)之电流之电路(5),该电源系与两个延迟单元共用,且该两个单元之两输入端系分别连接于反或闸(6.7)之输出端,以其输入端分别接收时钟输入信号(CLOCKIN)及其反向信号,其每一闸(6,7)之输入端系连接至该延迟单元(4,3)之输出端,其延迟单元之输入端系连接至该闸(7,6)之输出端。图1A、1B为电路图,表示一习知以一CMOS电路产生一延迟电路;图1C、1D分别为图1A、1B电路特定点之信号波形图:图2系依据本发明用来产生一正比于电源电压之电流之电路图;图3系依据本发明之延迟装置之实施例进一步电路图;图4系显示图3中各点之信号波形图;图5系以CMOS装置来实现图3电路之电路图;图6表示用来控制用在一CMOS数位电路中之双相时钟系统之反重叠期间之实 |
