| 主权项 |
1.一种串列内电路模拟器架构,其可随时暂时中止微处理器,以读写、或更改该微处理器之暂存器以及外部记忆体或外部元件当时的资料,其中该微处理器内部当具有一指令暂存器以及一用来供该串列内电路模拟器做为资料读写的侦错暂存器,而该微处理器之暂存器可连接到该侦错暂存器,其包括:一串列内电路模拟器控制暂存器,其用来控制该微处理器,包括有:第一旗标区,其连接到该微处理器以用来重置该微处理器;第二旗标区,其连接到该微处理器以用来强迫该微处理器进入暂时中止状态;第三旗标区,其连接到该微处理器以用来强迫该微处理器管线跳到下一步阶;第四旗标区,其连接到该微处理器以用来强迫该微处理器回到正常状态;第五和第六旗标区,其用来表示该微处理器是否已处于正常状态、外部记忆体周期状态或暂时中止状态;第七旗标区,其用来检测该外部记忆体或其他外部元件的资料是否已转移到该暂存器或者该暂存器的资料是否已转移到该外部记忆体或其他外部元件;第八旗标区,其用来检测该侦错暂存器的资料是否已转移到该暂存器、或者该暂存器的资料是否已转移到该侦错暂存器;一串列内电路模拟器位址暂存器,可定址到该串列内电路模拟器控制暂存器以及该微处理器之指令暂存器与侦错暂存器,其用来指向该串列内电路模拟器控制暂存器、指令暂存器或侦错暂存器,以便做资料读写的动作;以及一串行资料输出/输入端,连接到该串列内电路模拟器控制暂存器以及该微处理器之指令暂存器与侦错暂存器。2.如申请专利范围第1项之串列内电路模拟器架构,其中该串列内电路模拟器资料暂存器可以平行至串行以及串行至平行的方式做资料传送。3.如申请专利范围第1项之串列内电路模拟器架构,其中该第一旗标区,第二旗标区,第三旗标区,第四旗标区,第五旗标区,第六旗标区,第七旗标区和第八旗标区分别由一个位元所构成的。4.如申请专利范围第3项之串列内电路模拟器架构,其中该串列内电路模拟器控制暂存器之该第一旗标区为逻辑准位“1"时,则重置该微处理器。5.如申请专利范围第3项之串列内电路模拟器架构,其中该串列内电路模拟器控制暂存器之该第二旗标区为逻辑准位“1"时,则强迫该微处理器进入暂时中止状态。6.如申请专利范围第3项之串列内电路模拟器架构,其中该串列内电路模拟器控制暂存器之该第三旗标区为逻辑准位“1"时,则强迫该微处理器管线进入下一步阶。7.如申请专利范围第3项之串列内电路模拟器架构,其中该串列内电路模拟器控制暂存器之该第四旗标区为逻辑准位“1"时,则强迫该微处理器回到正常状态。8.如申请专利范围第3项之串列内电路模拟器架构,其中该串列内电路模拟器控制暂存器之该第五和第六旗标区为分别为逻辑准位"0"和“1"时,则表示该微处理器已处于正常状态。9.如申请专利范围第3项之串列内电路模拟器架构,其中该串列内电路模拟器控制暂存器之该第五和第六旗标区分别为逻辑准位“0"和“1"时,则表示该微处理器已处于外部记忆体周期状态。10.如申请专利范围第3项之串列内电路模拟器架构,其中该串列内电路模拟器控制暂存器的该第五和第六旗标区分别为逻辑准位“1"和“0"或逻辑准位"1"和“1"时,表示该微处理器已处于暂时中止状态。11.如申请专利范围第3项之串列内电路模拟器架构,其中该串列内电路模拟器控制暂存器之该第七旗标区为逻辑准位“1"时,则表示该外部记忆体或其他外部元件的资料已转移到该暂存器或者该暂存器的资料已转移到该外部记忆体或其他外部元件。12.如申请专利范围第3项之串列内电路模拟器架构,其中在该串列内电路模拟器控制器暂存器之该第八旗标区为逻辑准位“1"时,则表示该侦错暂存器的资料已转移到该暂存器、或者该暂存器的资料已转移到该侦错暂存器。13.如申请专利范围第1项之串列内电路模拟器架构,其中该串列内电路模拟器位址暂存器是由二个位元所构成。14.一种串列内电路模拟器架构,其可随时暂时中止微处理器,以读写或更改该微处理器之暂存器以及外部记忆体或其他外部元件当时的资料,其中该微处理器内部需具有一指令暂存器以及一用来供该串列内电路模拟器做为资料读写的侦错暂存器,其包括:一串列内电路模拟器控制暂存器,其用来控制该微处理器,包括有:第一旗标,其连接到该微处理器以用来重置该微处理器;第二旗标,其连接到该微处理器以用来强迫该微处理器进入暂时中止状态;第三旗标,其连接到该微处理器以用来强迫该微处理器管线跳到下一步阶;第四旗标,其连接到该微处理器以用来强迫该微理器回到正常状态;第五和第六旗标,其用来表示该微处理器是否已处于正常状态、外部记忆体周期状态或暂时中止状态;第七旗标,其用来检测该外部记忆体或其他外部元件的资料是否已转移到该暂存器、或者该暂存器的资料是否已转移到该外部记忆体或其他外部元件;第八旗标,其用来检测该侦错暂存器的资料是否已转移到该暂存器、或者该暂存器的资料是否已转移到该侦错暂存器;一串列内电路模拟器位址暂存器,其可定址到该串列内电路模拟器控制暂存器以及该微处理器之指令暂存器与侦错暂存器,其用来指向该串列内电路模拟器控制暂存器、指令暂存器或侦错暂存器,以便做资料读写的动作;以及一串行资料输出/输入端,其连接到该串列内电路模拟器控制暂存器以及该微处理器之指令暂存器与侦错暂存器。15.如申请专利范围第14项之串列内电路模拟器架构,其中该串列内电路模拟器资料暂存器可以平行至串行以及串行至平行的方式做资料传送。16.如申请专利范围第14项之串列内电路模拟器架构,其中该串列内电路模拟器控制暂存器之该第一旗标为逻辑准位“1"时,则重置该微处理器。17.如申请专利范围第14项之串列内电路模拟器架构,其中该串列内电路模拟器控制暂存器之该第二旗标为逻辑准位“1"时,则强迫该微处理器进入暂时中止状态。18.如申请专利范围第14项之串列内电路模拟器架构,其中该串列内电路模拟器控制暂存器之该第三旗标为逻辑准位“1"时,则强迫该微处理器管线进入下一步阶。19.如申请专利范围第14项之串列内电路模拟器架构,其中该串列内电路模拟器控制暂存器之该第四旗标为逻辑准位“1"时,则强迫该微处理器回到正常状态。20.如申请专利范围第14项之串列内电路模拟器架构,其中该串列内电路模拟器控制暂存器之该第五和第六旗标为分别为逻辑准位"0"和“0"时,则表示该微处理器已处于正常状态。21.如申请专利范围第14项之串列内电路模拟器架构,其中该串列内电路模拟器控制暂存器之该第五和第六旗标分别为逻辑准位“0"和“1"时,则表示该微处理器已处于外部记忆体周期状态。22.如申请专利范围第14项之串列内电路模拟器架构,其中该串列内电路模拟器控制暂存器的该第五和第六旗标分别为逻辑准位“1"和“0"或逻辑准位"1"和“1"时,表示该微处理器已处于暂时中止状态。23.如申请专利范围第14项之串列内电路模拟器架构,其中该串列内电路模拟器控制暂存器之该第七旗标为逻辑准位“1"时,则表示该外部记忆体或其他外部元件的资料已转移到该暂存器、或者该暂存器的资料已转移到该外部记忆体或其他外部元件。24.如申请专利范围第14项之串列内电路模拟器架构,其中在该串列内电路模拟器控制器暂存器之该第八旗标为逻辑准位“1"时,则表示该侦错暂存器的资料已转移到该暂存器、或者该暂存器的资料已转移到该侦错暂存器。25.如申请专利范围第14项之串列内电路模拟器架构,其中该串列内电路模拟器位址暂存器是由二个位元所构成。图式简单说明:第一图系显示用以说明本发明之串列内电路模拟器的结构图;第二图系显示出利用本发明之串列内电路模拟器来强迫微处理器进入暂时中止状态的流程图;第三图系显示出利用本发明之串列内电路模拟器来强迫微处理器回到正常状态的流程图;第四图系显示出利用本发明之串列内电路模拟器来执行硬体单一步阶(hardwaresingle stepping)的流程图;第五图系显示出利用本发明之串列内电路模拟器来读取微处理器内部暂存器之资料的流程图;第六图系显示出利用本发明之串列内电路模拟器来更新微处理器之暂存器的资料;第七图系显示出利用本发明之串列内电路模拟器来读取外部记忆体(externalmemory)或其他外部元件之资料的流程图;以及第八图系显示出利用本发明之内电路模拟器来更新外部记忆体或其他外部元件之资料的流程图。 |
