| 主权项 |
1.一种半导体记忆装置,依据在电路内部所产生之脉波信号选择记忆体单元,并写入、读出资料,其特征为具备:保持在上一写入循环所输入之位址与资料之装置;及在下一写入循环向该所保持之位址所选择之记忆体单元写入该所保持的资料之装置。2.一种半导体记忆装置,其特征为具备:由SRAM记忆体单元构成之记忆体单元阵列;受到位址变更后产生脉波字信号之装置;闩锁写入位址之X位址暂存器与Y位址暂存器;闩锁写入资料之资料暂存器;以及在上一资料之写入循环在该各暂存器闩锁各位址与资料后在下一资料之写入循环产生令输出该所闩锁之位址与资料之写入容许信号之装置;依据自该X位址暂存器输出之X位址信号和该脉波字信号选择该记忆体单元阵列之字元线,并依据自该Y位址暂存器输出之Y位址信号选择该记忆体单元阵列之数位线对后,将自该资料暂存器输出之资料写入依据该选到之字元线和数位线对选择之记忆体单元。3.如申请专利范围第2项之半导体记忆装置,其中,该SRAM记忆体单元系由如下部份所构成:闸极汲极彼此交叉连接之一对驱动电晶体;闸极和字元线连接,且源极汲极接在该各驱动电晶体之汲极与一对数位线之各数位线间之一对存取电晶体;及各自接在该各驱动电晶体之汲极和电源之间之负载电晶体或负载电阻。4.如申请专利范围第2项之半导体记忆装置,其中,该SRAM记忆体单元系由如下部份所构成:由闸极汲极交叉连接之一对NMOS电晶体构成之驱动电晶体;及由闸极和字元线连接,且源极汲极接在该各驱动电晶体之汲极与一对数位线之各数位线间之一对PMOS电晶体构成之存取电晶体。5.一种半导体记忆装置,其特征为具备依据在电路内部所产生之脉波字信号选择SRAM记忆体单元后写入、读出资料之SRAM电路,该SRAM电路记忆体单元系由如下部份所构成:由闸极汲极交叉连接之一对NMOS电晶体构成之驱动电晶体;及由闸极和字元线连接且源极汲极接在该各驱动电晶体之汲极与一对数位线之各数位线间之一对PMOS电晶体构成之存取电晶体。6.一种半导体记忆装置,其特征为具备:由DRAM记忆体单元构成之记忆体单元阵列;可保持上一写入循环之写入位址之位址暂存器电路;受到位址变更后输出该位址暂存器电路所保持之位址之装置;闩锁上一写入循环之写入资料之资料暂存器电路;以及收到写入容许信号后产生作为脉波信号之列容许信号、行容许信号之装置;于下一写入循环,对于由依据该列容许信号、行容许信号在该位址暂存器电路所保持之上一写入循环之写入位址选择之记忆体单元,写入该资料暂存器电路所保持之上一写入循环之写入资料。7.如申请专利范围第6项之半导体记忆装置,其中,具备有于收到该写入容许信号后产生预充电容许信号之装置,依据该预充电容许信号对该记忆体单元预充电。8.如申请专利范围第1至7项中任一项之半导体记忆装置,其中,于收到一次之脉波信号后写入资料。9.如申请专利范围第1至7项中任一项之半导体记忆装置,其中,具备有比较上一写入位址和紧接其后后之读出位址之一致性之装置,当该写入位址和读出位址一致时即输资料暂存器所保持之资料。图式简单说明:第一图系将本发明之半导体记忆装置应用于SRAM电路之实施例1之整体构造之方块电路图。第二图系表示位址暂存器之构造之方块电路图。第三图系表示资料暂存器之构造之方块电路图。第四图系用以说明在读写控制电路之脉波产生动作之时序图。第五图系用以说明在内部脉波产生电路有位址变更之情况之脉波产生动作之时序图。第六图系用以说明在内部脉波产生电路无位址变更之情况之脉波产生动作之时序图。第七图系用以说明在第一图之SRAM电路之Pulse Word方式之利用Rate Write之读写动作之时序图。第八图系用以说明Rate Write之尤其长写动作之时序图。第九图系6Tr记忆体单元之一例之电路图。第十图系用以说明习知之非同步方式之动作之时序图。第十一图系用以说明习知之Pulse Word方式之动作之时序图。第十二图系4Tr记忆体单元之一例之电路图。第十三图系将本发明应用于DRAM电路之实施例2之整体构造之方块电路图。第十四图系用以说明在第十三图之DRAM电路之读写动作之时序图。第十五图系用以说明在第十三图之DRAM电路之习知之读写动作之时序图。 |
