| 主权项 |
1.一种形成在一半导体晶片上的半导体积体电路,包含有:一含有多数第一正反器的第一移位暂存器,该每一个第一正反器均包含有一用以响应一第一时钟讯号而栓锁扫描资料之第一栓锁电路与一用以响应该第一时钟讯号的一反向讯号而栓锁该第一栓锁电路之输出资料的第二栓锁电路,该等第二栓锁电路之每一个的输出被输入至次一阶中的该第一正反器中作为扫描资料;及一含有多数第二正反器的第二移位暂存器,该每一个第二正反器均包含有一用以响应一第二时钟讯号而栓锁扫描资料之第三栓锁电路及一用以响应该一第三时钟讯号而栓锁该第三栓锁电路之输出资料的第四栓锁电路,该等第四栓锁电路之每一个的输出被输入至次一阶中的该第二正反器中作为扫描资料。2.如申请专利范围第1项之半导体积体电路,更包含有:一用以根据一预定的时钟讯号产生至少一个测试时钟讯号的时钟产生电路;及一用以选择一系统时钟与由该时钟产生电路所产生之该测试时钟讯号其中一个作为该第一时钟讯号的选择器。3.如申请专利范围第2项之半导体积体电路,其中该时钟产生电路产生该第二时钟讯号及第三时钟讯号作为该等测试讯号。4.如申请专利范围第2项之半导体积体电路,更含有一用以供应自该选择器输出的该第一时钟讯号于该第一移位暂存器的驱动器。5.一种形成于一半导体晶片上的半导体积体电路,包含有:每一个均含有一用以选择一第一时钟讯号或该第一时钟讯号之一反向讯号与一第二时钟讯号其中一个的第一选择器,一用以选择该第一时钟讯号或该第一时钟讯号之该反向讯号与一第三时钟讯号其中一个的第二选择器,一用以选择一第一资料讯号与一第一扫描讯号其中一个的第三选择器,一用以响应该第一选择器之一输出讯号而栓锁该第三选择器之一输出讯号的第一栓锁电路,及一用以响应该第二选择器之一输出讯号而栓锁该第一栓锁电路的一输出讯号的第二栓锁电路之多数第一正反器;及每一个均含有一用以选择一第二资料讯号与一第二扫描讯号其中一个的第四选择器,一用以响应一第四时钟讯号或该第四时钟讯号的一反向讯号而栓锁该第四选择器之一输出讯号的第三栓锁电路,及一用以响应该第四时钟讯号或该第四时钟讯号的该反向讯号而栓锁该第三栓锁电路之一输出讯号之第四栓锁电路的多数第二正反器;一起输入分别作为第一、第二及第三时钟讯号的一第一及第二测试时钟讯号,当该前阶中的该第一正反器的一输出讯号被输入至该次阶中的该第一正反器作为该第一扫描讯号时,因此形成由该等多数第一正反器所组成的一移位暂存器;被一起输入作为该第四时钟讯号的一第二系统时钟,当该前阶中之该第二正反器的一输出讯号被输入至该次阶中的该第二正反器作为该第二扫描讯号时,因而形成由该等多数第二正反器所组成的一移位暂存器。6.一种形成于一半导体晶片上的半导体积体电路,包含有:每一个均含有一用以选择一第一时钟讯号或该第一时钟讯号之一反向讯号与一第二时钟讯号其中一个的第一选择器,一用以选择该第一时钟讯号或该第一时钟讯号之该反向讯号与一第三时钟讯号其中一个的第二选择器,一用以选择一第一资料讯号与一第一扫描讯号其中一个的第三选择器,一用以响应该第一选择器之一输出讯号而栓锁该第三选择器之一输出讯号的第一栓锁电路,及一用以响应该第二选择器之一输出讯号而栓锁该第一栓锁电路的一输出讯号的第二栓锁电路之多数第一正反器;每一个均含有一用以选择一第二资料讯号与一第二扫描讯号其中一个的第四选择器,一用以响应一第四时钟讯号或该第四时钟讯号的一反向讯号而栓锁该第四选择器之一输出讯号的第三栓锁电路,及一用以响应该第四时钟讯号或该第四时钟讯号的该反向讯号而栓锁该第三栓锁电路之一输出讯号之第四栓锁电路的多数第二正反器;及一用以选择一第五时钟讯号及一第六时钟讯号的第五选择器;被分别输入至该第五选择器作为该第五与第六时钟讯号的一第一系统时钟与一第一测试时钟讯号;被一起输入分别作为该第一、第二及第三时钟讯号的该第一系统及第二与第三时钟讯号,当该前阶中的该第一正反器的一输出讯号被输入至次阶中的该第一正反器作为该第一扫描讯号时,因而形成由该等多数第一正反器组成的一第一移位置存器;被一起输入作为该第四时钟讯号的该第五选择器的一输出讯号当该前阶中之该第二正反器的一输出讯号被输入至该次阶中的第二正反器作为第二扫描讯号时,因此形成由该等多数第二正反器所组成的一第二移位暂存器。图式简单说明:第一图系一本发明之一半导体积体电路的基本方块图;第二图系一根据本发明之一实施例的一半导体积体电路的方块图;第三图系一第二图所示之LSSD型移位暂存器的方块图;及第四图系一第二图所示之MUX-D型移位暂存器的方块图。 |
