| 主权项 |
1.一种半导体积体电路装置,其特征为具有:半导体基板;电路元件及配线,其系设置于该半导体基板之一主面上以构成电路;第一电极,其系设置于上述一主面上,与上述电路呈电性连接;有机绝缘膜,其系设置于上述第一电极表面之开口部以外之上述电路上;第一及第二外部接线用电极,其系设置于该有机绝缘膜上;及导电层,其系用来电性连接上述第一及第二外部接线用电极与第一电极,而上述导电层系被覆在上述有机绝缘膜上;上述第一及第二外部接线用电极系被施以相同的电压。2.如申请专利范围第1项之半导体积体电路装置,其中上述第一及第二外部接线用电极,其面积系大于上述第一电极之面积。3.如申请专利范围第1项之半导体积体电路装置,其中上述第一及第二外部接线用电极系为凸块电极。4.如申请专利范围第1项之半导体积体电路装置,其中上述第一电极系为接线垫。5.如申请专利范围第1项之半导体积体电路装置,其中上述导电层系为再配线。6.如申请专利范围第1项之半导体积体电路装置,其中上述半导体基板系为四方形,而上述导电层系形成与上述半导体基板之一边长度略同或稍长。7.如申请专利范围第1项之半导体积体电路装置,其中上述第一及第二外部接线用电极,系施以电源电压。8.如申请专利范围第1项之半导体积体电路装置,其中上述第一及第二外部接线用电极,系施以电路之接地电压。9.如申请专利范围第1项之半导体积体电路装置,其中系进一步具有第二电极,其系电性连接至设于上述一主面上之上述电路,上述第一及第二外部接线用电极与上述第一电极和上述第二电极,系透过前述导电层而呈电性连接。10.如申请专利范围第1项之半导体积体电路装置,其中上述第一及第二外部接线用电极,系包含锡球。11.如申请专利范围第1项之半导体积体电路装置,其中上述导电层中之一部分,系经由配线而连接,该配线系设置于上述半导体基板之一主面上。12.一种半导体积体电路装置,其特征为具有:半导体基板;电路元件及配线,其系设置于上述该半导体基板之一主面上以构成电路;第一电极和第二电极,其系设置于上述一主面上,并与上述电路呈电性连接;有机绝缘膜,其系设置于上述第一电极和第二电极之表面开口部以外之上述电路上;及导电层,其系被覆于上述有机绝缘膜上,该有机绝缘膜系连接上述第一电极和第二电极;上述导电层并未连接于外部接线用电极。13.如申请专利范围第12项之半导体积体电路装置,其中上述导电层系为再配线。14.如申请专利范围第12项之半导体积体电路装置,其中系进一步具有第一外部接线用电极和第二外部接线用电极,其系设置于上述有机绝缘膜上;而上述导电层,系连接至第一外部接线用电极和第二外部接线用电极。15.如申请专利范围第14项之半导体积体电路装置,其中上述第一外部接线用电极与上述第二外部接线用电极系为凸块电极。16.如申请专利范围第12项之半导体积体电路装置,其中上述第一电极与第二电极系为接线垫。17.如申请专利范围第14项之半导体积体电路装置,其中上述第一外部接线用电极与上述第二外部接线用电极,其面积系一律大于上述第一电极与上述第二电极之面积。18.如申请专利范围第17项之半导体积体电路装置,其中上述第一及第二外部接线用电极系包含锡球。19.如申请专利范围第12项之半导体积体电路装置,其中系进一步具有第一外部接线用电极,其系设置于上述有机绝缘膜上;而上述导电层,系连接至第一外部接线用电极;上述导电层,除了连接上述第一外部接线用电极之外,一概不连接其他外部接线用电极。20.如申请专利范围第19项之半导体积体电路装置,其中上述第一外部接线用电极系为凸块电极。21.如申请专利范围第19项之半导体积体电路装置,其中上述第一外部接线用电极,其面积一律大于上述第一电极和上述第二电极之面积。22.如申请专利范围第19项之半导体积体电路装置,其中上述第一外部接线用电极系接收时钟脉冲讯号。23.如申请专利范围第22项之半导体积体电路装置,其中上述第一外部连接用电极系包含锡球。24.如申请专利范围第12项之半导体积体电路装置,其中系进一步具有电压形成电路,其系设置于上述半导体基板之一主面上;上述电压形成电路,系于接收第一电压后,形成不同于第一电压之第二电压;上述导电层系连接至上述电压形成电路,以传送上述第二电压。25.如申请专利范围第24项之半导体积体电路装置,其中系进一步具有第二外部接线用电极以及导电层;该第二外部接线用电极,系将上述第一电压传送至上述电压形成电路。26.一种半导体积体电路装置,其特征为具有:半导体基板;电路元件及配线,其系设置于上述该半导体基板之一主面上以构成电路;第一电极和第二电极,其系设置于上述一主面上,并与上述电路呈电性连接;有机绝缘膜,其系设置于上述第一电极和第二电极之表面开口部以外之上述电路上;导电层,其系被覆于上述有机绝缘膜上,该有机绝缘膜系连接上述第一电极和第二电极;及时钟脉冲再生回路,其系设置于上述半导体基板之一主面上;上述时钟脉冲再生电路,系于接收第一时钟脉冲后,输出对应于上述第一时钟脉冲之第二时钟脉冲;上述导电层,系连接上述时钟脉冲再生电路并传送上述第二时钟脉冲。27.如申请专利范围第26项之半导体积体电路装置,其中系进一步具有第二外部接线用电极以及导电层;该第二外部接线用电极,系将上述第一时钟脉冲传送至上述时钟脉冲再生电路。28.如申请专利范围第26项之半导体积体电路装置,其中上述时钟脉冲再生电路系为PLL电路。29.如申请专利范围第26项之半导体积体电路装置,其中上述时钟脉冲再生电路系为DLL电路。30.如申请专利范围第26项之半导体积体电路装置,其中上述时钟脉冲再生电路系为SMD电路。31.一种半导体积体电路装置,其特征为具有:半导体基板;电路元件及配线,其系设置于上述该半导体基板之一主面上以构成电路;第一电极和第二电极,其系设置于上述一主面上,并与上述电路呈电性连接;有机绝缘膜,其系设置于上述第一电极和第二电极之表面开口部以外之上述电路上;及导电层,其系被覆于上述有机绝缘膜上,该有机绝缘膜系连接上述第一电极和第二电极;上述电路系包括:输出直流电压至上述第一电极之第一电路,以及从上述第二电极接收电压并动作之第二电路。32.如申请专利范围第31项之半导体积体电路装置,其中上述第一电路系为电压形成电路,其系于接收外部电压后,形成不同于上述外部电压之上述直流电压。33.一种半导体积体电路装置,其特征为具有:半导体基板;电路元件及配线,其系设置于上述该半导体基板之一主面上以构成电路;第一电极和第二电极,其系设置于上述一主面上,并与上述电路呈电性连接;有机绝缘膜,其系设置于上述第一电极和第二电极之表面开口部以外之上述电路上;及导电层,其系被覆于上述有机绝缘膜上,该有机绝缘膜系连接上述第一电极和第二电极;上述电路系包括第一电路以及第二电路,该第一电路系传送讯号至上述第一电极;该第二电路系从上述第二电极接收讯号。34.如申请专利范围第33项之半导体积体电路装置,其中上述第一电路系构成时钟脉冲再生电路者。35.如申请专利范围第34项之半导体积体电路装置,其中连接上述导电层之配线,其系包括:最上层配线以及其下层所形成之配线,该最上层配线系形成于上述半导体基板上之一主面上。36.如申请专利范围第12项之半导体积体电路装置,其中上述导电层系经由配线而连接于上述第一电极,该配线系设置于上述半导体基板之一主面上。37.如申请专利范围第36项之半导体积体电路装置,其中连接上述导电层之配线,其系包括:最上层配线以及其下层所形成之配线,该最上层配线系形成于上述半导体基板上之一主面上。38.一种半导体积体电路装置,其特征为具有:半导体基板;电路元件及配线,其系设置于该半导体基板之一主面以构成电路;第一电极与第二电极,其系设置于上述一主面上,并与上述电路呈电性连接;有机绝缘膜,其系设置于上述第一电极和第二电极之表面开口部以外之上述电路上;第一及第二外部接线用电极,其系设置于该有机绝缘膜上;第一导电层,其系延伸设置于第一假想线上;第二导电层,其系延伸设置于上述第一假想线上;第三导电层,其系延伸设置于与上述第一假想线交叉的第二假想线上;及接线用配线,用以电性连接上述第一与第二导电层;而上述第三导电层之一部份系设置于上述第一与第二导电层之间;上述第一至第三导电层,系设置于上述有机绝缘膜上;上述第一与第二导电层,系电性连接于上述第一电极;上述第三导电层,系电性连接于上述第二电极;上述接线用配线与上述第三导电层之间,设置有上述有机绝缘膜。39.一种半导体积体电路装置,其特征为具有:半导体基板;电路元件及配线,其系设置于该半导体基板之一主面以构成电路;第一电极与第二电极,其系设置于上述一主面上,并与上述电路呈电性连接;有机绝缘膜,其系设置于上述第一电极和第二电极之表面开口部以外之上述电路上;第一及第二外部接线用电极,其系设置于该有机绝缘膜上;第一导电层,其系设置于第一假想线上;第二导电层,其系设置于上述第一假想线上;及第三导电层,其系设置于与上述第一假想线交叉的第二假想线上;而上述第三导电层之一部份,系设置于上述第一与第二导电层之间;上述第一至第三导电层,系设置于上述有机绝缘膜上;上述第一及第二导电层,系电性连接于上述第一电极;上述第三导电层,系电性连接于上述第二电极;上述第一与第二导电层,系经由设置于上述有机绝缘膜下层之第一及第二接线用配线电性连接;上述第一及第二接线用配线,系形成于与上述半导体基板成垂直方向之相异配线形成层上。40.如申请专利范围第38或39项之半导体积体电路装置,其中上述第一至第三导电层,系设置为与上述有机绝缘膜接触。41.一种半导体积体电路装置,其特征为具有:半导体基板;电路元件及配线,其系设置于该半导体基板之一主面以构成电路;第一电极与第二电极,其系设置于上述一主面上,并与上述电路呈电性连接;有机绝缘膜,其系设置于上述电路上;第一及第二外部接线用电极,其系设置于该有机绝缘膜上;及第一配线,其系设置于第一假想线上;第二配线,其系设置于上述第一假想线上;第三配线,其系设置于与上述第一假想线交叉的第二假想线上;而上述第三配线之一部份,系设置于上述第一与第二配线之间;上述第一至第三配线,系设置于上述有机绝缘膜上;上述第一及第二配线,系电性连接于上述第一电极;上述第三配线,系电性连接于上述第二电极;上述第一与第二配线,系经由设置于上述有机绝缘膜下层之接线用配线电性连接。42.如申请专利范围第41项之半导体积体电路装置,其中上述接线用配线系包括:形成于相异之第一及第二接线用配线。43.如申请专利范围第41项之半导体积体电路装置,其中上述第一至第三导电层,系设置为与上述有机绝缘膜接触。44.如申请专利范围第41项之半导体积体电路装置,其中上述第一配线系设置上述第三配线之一方之侧,上述第二一配线系设置上述第三配线之另一方之侧。45.如申请专利范围第41项之半导体积体电路装置,其中上述第一至第三配线,系由同一配线形成步骤形成。图式简单说明:图1(A)、(B)系为有关本发明之半导体积体电路装置一实施例之概略结构图。图2系为有关本发明之半导体积体电路装置一实施例之平面图。图3系为本发明所使用之DRAM一实施例之概略布局图。图4系为有关本发明之半导体积体电路装置一实施例之方块图。图5系为有关本发明之半导体积体电路装置一实施例之概略断面图。图6系为有关本发明之半导体积体电路装置一实施例之概略平面图。图7系为有关本发明之半导体积体电路装置一实施例之方块图。图8系为有关本发明之半导体积体电路装置一实施例之概略平面图。图9系为有关本发明之半导体积体电路装置一实施例之概略平面图。图10系为有关本发明之半导体积体电路装置中,其他一种实施例之概略平面图。图11(A)、(B)系为有关本发明之半导体积体电路装置中,其他一种实施例之概略结构图。图12系为有关本发明所使用之DRAM之其他一种实施例之概略布局图。图13系为图12之DRAM时钟脉冲输入部之一实施例之方块图。图14系为有关本发明之半导体积体电路装置中,其他一种实施例之平面图。图15系为有关本发明之再配线制造方法一实施例之概略断面图。图16系为有关本发明之半导体积体电路装置中,其所设置的再配线之其他一种实施例之断面图。图17系为有关本发明之元件结构之纵面断面图,其系显示构成半导体积体电路装置之半导体晶片上,所形成之逻辑电路和外部输出入电路一实施例。图18(A)~(D)系说明有关本发明之半导体积体电路装置中,其再配线制造方法之部分实施例之该元件结构断面图。图19(A)~(C)系说明有关本发明之半导体积体电路装置中,其再配线制造方法之其余部分实施例之该元件结构断面图。图20系说明有关本发明之覆晶型半导体积体电路中,制造工序中一阶段之斜视图。图21系说明有关本发明之覆晶型半导体积体电路中,制造工序中其他一阶段之斜视图。图22系说明有关本发明之覆晶型半导体积体电路中,制造工序中其他一阶段之斜视图。图23系说明有关本发明之覆晶型半导体积体电路中,制造工序中其他一阶段之斜视图。图24系说明有关本发明之覆晶型半导体积体电路中,制造工序中其他一阶段中之斜视图。图25(a)~(d)系说明有关本发明之覆晶型半导体积体电路中,再配线成型工序以后之制造工序流程图。图26(A)~(B)系为有关本发明之半导体积体电路装置中,其他一种实施例之概略断面图。图27(A)~(B)系为有关本发明之半导体积体电路装置中,更进一步之其他一种实施例之概略断面图。图28系为有关本发明之半导体积体电路装置中,进一步之其他一种实施例之平面图。图29系为有关本发明之半导体积体电路装置中,进一步之其他一种实施例之平面图。 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