基于FPGA的寄存器使能信号优化方法

摘要

本发明涉及一种基于FPGA的寄存器使能信号优化方法。包括：对RTL代码进行综合，生成第一门级网表；取出节点中的第一节点，将第一节点放入第一队列中；查询第一门级网表，获取第二节点；如果第二节点为寄存器的输出端口，获取寄存器输出保持第一路径，修改第一门级网表和寄存器输出保持第一路径中的多路选择器的使能信号，生成第二门级网表；如果第二节点不为寄存器的输出端口，判断第二节点是否为多路选择器的输出端口；当第二节点是多路选择器的输出端口时，将第三节点和第四节点放入所述第一队列中；遍历第一队列中的节点，直至第一队列为空。本发明实施例优化了寄存器的使能信号，降低了FPGA芯片耗电量，而且减少了LUT的资源使用量。

主权项

一种基于FPGA的寄存器使能信号优化方法，其特征在于，所述方法包括：对寄存器传输级RTL代码进行综合，生成第一门级网表，所述第一门级网表包括节点；取出所述节点中的第一节点，将所述第一节点放入第一队列中；查询所述第一门级网表，获取第二节点；如果所述第二节点为寄存器的输出端口，获取寄存器输出保持第一路径，修改所述第一门级网表和所述寄存器输出保持第一路径中的多路选择器的使能信号，生成第二门级网表，其中，所述第二节点是所述第一节点的源节点；如果所述第二节点不为寄存器的输出端口，判断所述第二节点是否为多路选择器的输出端口；当所述第二节点是多路选择器的输出端口时，将第三节点和第四节点放入所述第一队列中，其中，所述第三节点和第四节点为所述多路选择器的输入端口；遍历所述第一队列中的节点，直至所述第一队列为空。