集成时钟差分缓冲

摘要

具有第一时钟比的第一锁相环(PLL)电路被耦合以接收输入差分时钟信号并生成第一参考时钟信号。具有第二时钟比的第二PLL电路被耦合以接收输入差分时钟信号并生成第二参考时钟信号。第一组时钟信号输出缓冲器被耦合以接收第一参考时钟信号并提供对应的第一差分参考时钟信号。第二组时钟信号输出缓冲器被耦合以接收第二参考时钟信号并提供第二差分参考时钟信号。第一和第二PLL电路、和第一和第二组输出缓冲器驻留在集成电路封装中，该集成电路封装具有管芯以接收至少第一差分参考时钟信号。

主权项

一种装置，包括：第一锁相环(PLL)电路，具有第一时钟比并耦合以接收输入差分时钟信号，所述第一PLL电路用于生成第一参考时钟信号；第二PLL电路，具有第二时钟比并耦合以接收所述输入差分时钟信号，所述第二PLL电路用于生成第二参考时钟信号；第一组时钟信号输出缓冲器，耦合以接收所述第一参考时钟信号并提供对应于所述第一参考时钟信号的第一差分参考时钟信号；第二组时钟信号输出缓冲器，耦合以接收所述第二参考时钟信号并提供对应于所述第二参考时钟信号的第二差分参考时钟信号；其中所述第一PLL电路、第二PLL电路、第一组输出缓冲器和第二组输出缓冲器驻留在集成电路封装中，所述集成电路封装还具有用于接收至少所述第一差分参考时钟信号的管芯。