| 主权项 |
一种可实现亚阈值工作的列交错SRAM结构，其特征在于，包括锁存型写驱动电路(1)、SRAM存储单元阵列(2)、行译码电路(3)、列译码电路(4)和灵敏放大器和读出电路(5)；所述锁存型写驱动电路(1)与SRAM存储单元阵列(2)的位线(BL)和位线非(BLB)连接，行译码电路(3)与SRAM存储单元阵列(2)连接，列译码电路(4)与锁存型写驱动电路(1)连接，灵敏放大器和读出电路(5)与SRAM存储单元阵列(2)的读位线(RBL)连接；SRAM存储单元阵列(2)由若干亚阈值SRAM基本存储单元(20)组成，SRAM存储单元阵列(2)采用列交错的排列方式；SRAM存储单元阵列(2)的每一行由M个逻辑字组成，每个逻辑字包括N位亚阈值SRAM基本存储单元(20)，其中M和N均为正整数；锁存型写驱动电路(1)包括第一反相器(40)、第二反相器(41)、传输门(42)和M个锁存器；读写使能输入线(WEN)通过第一反相器(40)连接传输门(42)的一个控制端；读写使能输入线(WEN)直接通过传输门(42)的另一个控制端；写入数据输入线(DIN)连接传输门(42)的输入端；每个锁存器均由四个二输入与非门构成，所述四个二输入与非门包括第一与非门(430)、第二与非门(431)、第三与非门(432)和第四与非门(433)；第一与非门(430)的输出端连接第三与非门(432)的第一输入端，第三与非门(432)的输出端和第四与非门(433)的第一输入端连接对应亚阈值SRAM基本存储单元的位线，第二与非门(431)的输出端连接第四与非门(433)的第二输入端，第四与非门(433)的输出端和第三与非门(432)的第二输入端连接对应亚阈值SRAM基本存储单元的位线非；传输门(42)的输出端直接连接每个锁存器的第一与非门(430)的第一输入端，传输门(42)的输出端通过第二反相器(41)连接每个锁存器的第二与非门(431)的第二输入端；第一与非门(430)的第二输入端和第二与非门(431)的第一输入端连接列译码电路(4)。 |
