用以达到较细微设计规则及高封装共面性的基板累增层;SUBSTRATE BUILD-UP LAYERS TO ACHIEVE FINER DESIGN RULE AND INCREASED PACKAGE COPLANARITY

摘要

本发明之具体实施例大体上有关用于积体电路的封装基板。该等封装基板各包括一核心,该核心具有贯穿其中的导电通孔。由具有不同组合物之介电材料形成的累增层系设置该核心周围并且包括形成在其中的互连线,用以促成在耦合至该封装基板的积体电路之间的电连接。该等介电材料会被选择以在需要时允许有较细微的互连线几何,并且提高该封装基板的刚性、以及因而提高该封装基板的平面性。示范性介电材料包括刚性的预浸复合纤维,用以提高封装基板;及味之素(Ajinomoto)累增膜,用以允许该等较细微互连线几何的形成。