发明名称 | 一种集成电路设计中优化连线约束的方法和系统 | ||
摘要 | 本发明公开了一种集成电路设计中优化连线约束的方法和系统,其中方法包括:对于连线中的至少一个子连线,确定该子连线的目标时序路径;计算确定的该子连线的目标时序路径上的TP参数和RP参数,其中,TP参数为该子连线所在的目标时序路径上时序收敛的可能性,RP参数为该子连线所在的目标时序路径上经过的物理绕线轨迹的解决拥塞问题的可能性;获得集成电路设计工具为该子连线设置的当前连线约束;以及根据在TP参数和RP参数组成的二维空间中,子连线的目标时序路径上的TP参数和RP参数在该二维空间中的空间位置的不同而设置的不同的连线约束调整策略,调整该子连线的当前连线约束。本发明能够使得连线的过程对时序的影响变小。 | ||
申请公布号 | CN102467582B | 申请公布日期 | 2014.08.13 |
申请号 | CN201010532083.0 | 申请日期 | 2010.10.29 |
申请人 | 国际商业机器公司 | 发明人 | 汤晓峰;葛亮;徐晨;唐佳廉;李侠 |
分类号 | G06F17/50(2006.01)I | 主分类号 | G06F17/50(2006.01)I |
代理机构 | 中国国际贸易促进委员会专利商标事务所 11038 | 代理人 | 付建军 |
主权项 | 一种集成电路设计中优化连线约束的方法,包括:对于连线中的至少一个子连线,确定该子连线的目标时序路径;计算确定的该子连线的目标时序路径上的TP参数和RP参数,其中,TP参数为该子连线所在的目标时序路径上时序收敛的可能性,RP参数为该子连线所在的目标时序路径上经过的物理绕线轨迹的解决拥塞问题的可能性;获得集成电路设计工具为该子连线设置的当前连线约束;以及根据在TP参数和RP参数组成的二维空间中,该子连线的目标时序路径上的TP参数和RP参数在该二维空间中的空间位置的不同而设置的不同的连线约束调整策略,调整该子连线的当前连线约束。 | ||
地址 | 美国纽约 |