发明名称 Prozessoranordnungen und Verfahren zum Übertragen einer Datenbitsequenz
摘要 Es wird eine Prozessoranordnung (102) bereitgestellt. Die Prozessoranordnung (102) weist einen ersten Prozessor (104) auf; mehrere zweite Prozessoren (106a, 106b, 106c), wobei jeder zweite Prozessor (106a, 106b, 106c) einen Bitmaskengenerator (108a, 108b, 108c) aufweist, eingerichtet zum Erzeugen einer prozessorspezifischen Bitmaskensequenz (MGa, MGb, MGc); wobei der erste Prozessor (104) einen Bitmaskengenerator (112) aufweist, eingerichtet zum Erzeugen der prozessorspezifischen Bitmaskensequenzen (MGa, MGb, MGc) der zweiten Prozessoren (106a, 106b, 106c); wobei der erste Prozessor (104) eingerichtet ist zum Bitmaskieren einer zu einem zweiten Prozessor (106a, 106b, 106c) der mehreren zweiten Prozessoren (106a, 106b, 106c) zu übertragenden Datenbitsequenz (BS) unter Verwendung einer für den einen zweiten Prozessor (106a, 106b, 106c) spezifischen prozessorspezifischen Bitmaskensequenz (MGa, MGb, MGc), um dadurch eine zu dem einen zweiten Prozessor (106a, 106b, 106c) zu übertragende prozessorspezifische bitmaskierte Datensequenz (BSMGa, BSMGb, BSMGc) zu erzeugen.
申请公布号 DE102013114891(A1) 申请公布日期 2014.07.03
申请号 DE201310114891 申请日期 2013.12.27
申请人 INFINEON TECHNOLOGIES AG 发明人 KLUG, FRANZ;SONNEKALB, STEFFEN
分类号 G06F21/64 主分类号 G06F21/64
代理机构 代理人
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