| 摘要 |
<p>저-전력 비동기식 카운터를 위한 디자인 기술. 예시적인 실시형태에 있어서, 클럭 입력 및 복수의 플립-플롭 신호 출력은 비동기적 카운팅 매커니즘을 구현하기 위해 직렬 연결된다. 복수의 플립-플롭의 신호 출력은 기준 신호의 연속적으로 지연된 버전 단위로 샘플링된다. 기준 신호의 연속적으로 지연된 버전을 생성하기 위한 추가적 디자인 기술이 개시된다. 예시적인 실시형태에 있어서, 비동기식 카운팅 기술은 디지털 위상 고정 루프 (digital phase locked loop, DPLL) 를 위한 고속 카운터에 활용될 수 있다.</p> |
