CPU间互联容错的实现方法及系统

摘要

一种CPU间互联容错的实现方法，包括：第一FPGA的第一SerDes接口模块和第二FPGA的第二SerDes接口模块中均增设有传输链路连接状态信息和链路控制信号的数据通道；控制逻辑模块监测对端FPGA与相应CPU之间传输链路连接的状态，并控制本端FPGA与相应CPU之间传输链路连接的状态；当第一CPU和第二CPU之间实现互联的任意连接链路发生故障，则与该故障链路连接的FPGA通过自身增设的数据通道向故障链路发送链路控制信号以恢复故障链路的正常状态；当故障链路恢复正常状态时，各FPGA分别启用各自连接的各条正常状态的链路，进行第一CPU和第二CPU之间实现互联的各条链路的连接。

主权项

一种CPU间互联容错的实现方法，其特征在于，所述方法包括：第一CPU连接第一现场可编程门阵列FPGA的第一快速通道互联QPI接口模块、第二CPU连接第二FPGA的第二QPI接口模块，第一FPGA的第一串解串SerDes接口模块连接第二FPGA的第二SerDes接口模块、并通过第一控制逻辑模块连接第一QPI接口模块，第二FPGA的第二SerDes接口模块通过第二控制逻辑模块与第二QPI接口模块相连，以实现所述第一CPU和第二CPU之间的互联；其中，所述第一SerDes接口模块和第二SerDes接口模块中均增设有传输链路连接状态信息和链路控制信号的数据通道；所述第一FPGA和第二FPGA中在相应QPI接口模块和SerDes接口模块之间的控制逻辑模块，用于监测对端FPGA与相应CPU之间传输链路连接的状态，并控制本端FPGA与相应CPU之间传输链路连接的状态；当所述第一CPU和第二CPU之间实现互联的任意连接链路发生故障，则与该故障链路连接的FPGA通过自身增设的数据通道向故障链路发送链路控制信号以恢复故障链路的正常状态；当故障链路恢复正常状态时，各FPGA分别启用各自连接的各条正常状态的链路，进行所述第一CPU和第二CPU之间实现互联的各条链路的连接。