一种实时并行的电子稳像系统设计方法

摘要

为了解决现阶段FPGA电子稳像的非实时性和基于陀螺和伺服系统稳像装置大体积、高造价、高功耗的缺点，本发明提出了一种实时并行电子稳像系统的设计方法，该方法首先根据超图像的特点选择RBWTCFS算法用于确定本电子稳像系统所需的DSP个数，然后步根据所确定的DSP的个数，设计本电子稳像系统的硬件部分，以实现实时并行电子稳像系统的设计；该方法不仅能够满足电子稳像的实时性要求和某些特殊场合小型化、低造价、低功耗的要求，同时改善了系统的稳像效果。

主权项

一种实时并行的电子稳像系统设计方法，其特征在于：该电子稳像系统具体设计的步骤如下：步骤一：确定处理图像时的RBWTCFS算法所需的乘并累加MAC操作次数，进而计算电子稳像系统所需的DSP个数为n；所述的RBWTCFS算法分为频域收缩和红‑黑小波变换再收缩2个步骤，其中频域收缩又分为前向傅立叶变换、系数收缩和反傅立叶变换3个步骤，红‑黑小波变换也同样分为前向小波变换、系数收缩和小波合成3个步骤，其中取4次小波变换；在本步骤中，设原始图像大小为M×N，计算上述整个RBWTCFS算法的乘并累加MAC操作数为： 9 4 M × N × log 2 ( N × M ) + 183 8 M × N 根据DSP的处理速度以及整个RBWTCFS算法的MAC操作数确定所需的DSP个数；步骤二：根据所确定的DSP的个数，设计电子稳像系统的配套硬件部分，以实现实时并行电子稳像系统的设计；所述的电子稳像系统配套硬件部分包括前端数据输入模块、多处理器并行模块、后端数据输出模块、存储器模块和供电模块；所述的前端数据输入模块与第1个DSP连接，后端数据输出模块与第n个DSP连接；多处理器并行模块采用PCI‑to‑PCI的桥芯片扩展成第二级PCI总线，二级PCI总线与一级PCI总线连接，每个DSP均接在第二级PCI总线上；同时n个DSP分别与SFP‑SRAM连接；每个DSP分别与存储器模块中对应的一个SDRAM连接；在供电模块提供电源的情况下，前端数据输入模块负责将需要处理的图像 数据传输到第1个DSP上，然后第1个DSP负责通过扩展后的第二级PCI总线，将图像数据分配到其余的n‑1个DSP上实现多DSP的并行处理，并将处理的结果存入各自的SDRAM中；图像数据处理完毕后将前n‑1个DSP的处理结果存入第n个DSP的SDRAM中，后端数据输出模块负责将处理后的图像数据输出。