发明名称 制造超结半导体器件的方法
摘要 本发明涉及一种制造超结半导体器件的方法。作为在第二和之后的无掺杂外延层的表面中的对准标记(20)的形成的替代,在进行用于对第二和之后的无掺杂外延层的选择性离子注入的抗蚀剂图案化的同时,进行用于形成新对准标记(21)的图案化,以在与形成初始对准标记(20)的位置不同的位置形成新对准标记(21),并在每一个或每多个重复外延层生长循环中形成新对准标记(21)。根据本发明的制造超结半导体器件的方法其有助于增加外延生长速率而无需大幅增加制造步骤。
申请公布号 CN102280383A 申请公布日期 2011.12.14
申请号 CN201110170787.2 申请日期 2011.06.13
申请人 富士电机株式会社 发明人 大井明彦
分类号 H01L21/336(2006.01)I 主分类号 H01L21/336(2006.01)I
代理机构 上海专利商标事务所有限公司 31100 代理人 张鑫
主权项 一种制造超结半导体器件的方法,该方法包括下述步骤:(a)在第一导电型的重掺杂半导体衬底上生长外延层;(b)在所述外延层的表面上形成对准标记;(c)将所述第一导电型或所述第二导电型的杂质离子注入整个外延层;(d)通过光刻使抗蚀剂图案化,该抗蚀剂用于对所述外延层的选择性杂质离子注入;(e)通过经图案化的所述抗蚀剂,选择性地注入所述第二导电型或所述第一导电型的杂质离子;(f)重复多次包括所述步骤(a)、(c)、(d)、和(e)的步骤循环,用于形成具有所希望的厚度的漂移层,所述漂移层包括具有所述第一导电型的第一列和所述第二导电型的第二列的交替导电型层,所述第一列和所述第二列垂直于衬底主面延伸,所述第一列和所述第二列平行于所述衬底主面地交替重复排列,使得所述第一列和所述第二列彼此邻接;(g)在对用于所述选择性杂质离子注入的所述抗蚀剂进行图案化的同时,进行用于形成新对准标记的图案化;以及(h)将所述新对准标记形成在与之前的外延层中的所述对准标记的形成位置不同的位置,在每一个或每多个重复步骤循环中,在执行所述步骤(d)的同时执行所述步骤(g),并且在所述每一个或每多个重复步骤循环中,在所述步骤(g)之后且在所述步骤(e)之前执行所述步骤(h)。
地址 日本神奈川县