混合式自我测试电路结构

摘要

本发明公开一种混合式自我测试电路结构，具有复数个输入端与复数个输出端，用以测试复数个内存单元，其中，该电路结构包含第一阶功能单元，根据来自外部的一外部控制信号，用以使得与该第一阶功能单元电连接的复数个第一输出端分别地输出一输出信号；复数个第二阶功能单元，接收该输出信号并根据该输出信号对应地产生一测试信号，并输出至这些内存单元；并列式接口并列地设置在该第一阶功能单元与这些第二阶功能单元的至少其一之间；以及串行式接口串行地设置在该第一阶功能单元与这些第二阶功能单元的至少其一之间。

主权项

一种混合式自我测试电路结构，具有复数个输入端与复数个输出端，用于测试复数个内存单元，其特征在于，其包含：一第一阶功能单元，电连接这些输入端的至少其一与这些输出端的至少其一，且该第一阶功能单元具有复数个第一输出端，并根据来自这些输入端的一外部控制信号，用以使得这些第一输出端输出一输出信号；复数个第二阶功能单元，分别地具有复数个第二输入端，用以接收该输出信号，而这些第二阶功能单元根据该输出信号对应地产生一测试信号，且该测试信号通过与这些第二阶功能单元电连接的这些输出端的至少其一输出至这些内存单元；一并列式接口，并列地设置在该第一阶功能单元与这些第二阶功能单元的至少其一之间，用以提供该输出信号并列地传送至这些第二阶功能单元；以及一串行式接口，串行地设置在该第一阶功能单元与这些第二阶功能单元的至少其一之间，用以提供该输出信号串行地传送至这些第二阶功能单元。