| 主权项 |
一种薄膜电晶体阵列面板，其包含：一基材；一第一信号线，其系形成在该基材上；一第二信号线，其系形成在该基材上，且与该第一信号线交叉；一第一薄膜电晶体，其系连结于该第一及该第二信号线；一像素电极，其系连结至该第一薄膜电晶体，该像素电极包括第一及第二区块；以及一第二薄膜电晶体，其系连结于该像素电极之该第二区块，其中该第一薄膜电晶体系连结于该像素电极之该第一区块；其中该第一区块包括相对于该第一信号线呈一第一非零度角之一第一边缘部份，以及相对于该第一信号线呈一不同的第二非零度角之一第二边缘部份，且其中该第二区块包括一邻近且实际上与该第一区块之该第一边缘部份分离的第一边缘部份。如申请专利范围第1项之薄膜电晶体阵列面板，其中该第二信号线包括一对彼此连结且与该第一信号线形成一约45度的角度的直线部份。如申请专利范围第1项之薄膜电晶体阵列面板，其中该像素电极之该第一及该第二区块系相对于该第二信号线彼此相对地配置，且该第一及该第二薄膜电晶体系相对于该第二信号线彼此相对地配置。如申请专利范围第3项之薄膜电晶体阵列面板，更进一步包含一连结该像素电极之该第一区块及该像素电极之该第二区块之一连结件。如申请专利范围第4项之薄膜电晶体阵列面板，其中该第二信号线包括一与该第一信号线呈一第一非零度角之第一部份，以及一与该第一信号线呈一不同的第二非零度角之第二部份，且其中该连结件与该第一部份及该第二部份相交处之该第二信号线的一相交区域交叉。如申请专利范围第5项之薄膜电晶体阵列面板，其中该连结件包含与该像素电极相同之层。如申请专利范围第4项之薄膜电晶体阵列面板，其中该第二信号线更进一步包含一与该第一信号线交叉设置的交叉部份，且其中该连结件系配置在接近该第二信号线的该交叉部份且包含与该像素电极相同之层。如申请专利范围第1项之薄膜电晶体阵列面板，其中该像素电极的至少一边缘系与该第二信号线重叠。如申请专利范围第1项之薄膜电晶体阵列面板，其中该像素电极之该第一区块的该第一边缘部份及该像素电极之该第二区块的该第一边缘部份实际上系以位于其间的一间隔分离，且该间隔系平行于该第二信号线之一联结部份延伸。如申请专利范围第9项之薄膜电晶体阵列面板，其中该间隔系与该第二信号线之该联结部份重叠。如申请专利范围第1项之薄膜电晶体阵列面板，更进一步包含一第三信号线，该第三信号线系与该第一及该第二信号线分离，且具有一与该像素电极以及连结至该像素电极之该第一薄膜电晶体的一部份中之至少一者重叠的部份。如申请专利范围第11项之薄膜电晶体阵列面板，其中该第三信号线更进一步包含一分支，该分支系配置于接近该像素电极之该第一或该第二区块的至少一边缘。如申请专利范围第12项之薄膜电晶体阵列面板，其中该像素电极之该第一或该第二区块的该至少一边缘系与该第三信号线之该分支重叠。如申请专利范围第12项之薄膜电晶体阵列面板，其中该像素电极之该第一区块的该第一边缘部份与该第二区块的该第一边缘部份实际上系以位于其间的一间隔分离，且该间隔系平行于该第二信号线之一联结部份延伸。如申请专利范围第14项之薄膜电晶体阵列面板，其中该间隔系与该第三信号线的该分支重叠。如申请专利范围第15项之薄膜电晶体阵列面板，更进一步包含一连结件，该连结件连结该像素电极之该第一区块及该第二区块，且其中该分支系与该连结件分开。如申请专利范围第12项之薄膜电晶体阵列面板，其中该像素电极及该第二信号线系以位于其间的一间隔分离，且其中该间隔系平行于该第二信号线延伸。如申请专利范围第17项之薄膜电晶体阵列面板，其中该第三信号线之该分支系被配置在该像素电极及该第二信号线之间，且与该像素电极之一边缘重叠。一种薄膜电晶体阵列面板，其包含：一基材；一闸极线，其系形成于该基材上且包括一闸极电极；一闸极绝缘层，其系形成于该闸极线上；一半导体层，其系形成于该闸极绝缘层上；一资料线，其具有一与该闸极线交叉的交叉部份，且包括一形成于该半导体层之至少一部份上之源极电极；一第一汲极电极，其系形成于半导体层之至少一部份上且系位于该源极电极的对面；一钝性层，其系形成于该半导体层上；一像素电极，其系连结至该第一汲极电极，其中该像素电极包括第一及第二区块，其中该第一区块包括一相对于该闸极线呈一第一非零度角之一第一边缘部份，以及相对于该闸极线呈一不同的第二非零度角之一第二边缘部份，且其中该第二区块包括一邻近且实际上与该第一区块之该第一边缘部份分离之第一边缘部份；以及一第二汲极电极，其系连结于该像素电极之该第二区块，其中该第一汲极电极系连结于该像素电极之该第一区块。如申请专利范围第19项之薄膜电晶体阵列面板，其中该资料线包括一对彼此连结之直线部份，且与该闸极线形成一大约45度的角度。如申请专利范围第19项之薄膜电晶体阵列面板，更进一步包含与该闸极线及该资料线分离的一储存电极线，其大体上系平行于该闸极线延伸，且包括一具有与该第一汲极电极重叠之一增大区域之储存电极。如申请专利范围第19项之薄膜电晶体阵列面板，其中该第一及该第二区块系相对于该资料线彼此相对地配置，且该第一及该第二汲极电极系相对于该资料线彼此相对地配置。如申请专利范围第22项之薄膜电晶体阵列面板，更进一步包含与该闸极线及该资料线分离的一储存电极线，其大体上系平行于该闸极线延伸，且包括一与该像素电极之该第一及该第二区块中之至少一者的一边缘重叠之储存电极。如申请专利范围第22项之薄膜电晶体阵列面板，更进一步包含一连结该像素电极之该第一区块及该第二区块之连结件。如申请专利范围第24项之薄膜电晶体阵列面板，其中该连结件包含与该像素电极相同之层。如申请专利范围第19项之薄膜电晶体阵列面板，其中该资料线系配置于接近该像素电极之一外部边缘。如申请专利范围第19项之薄膜电晶体阵列面板，其中该资料线包括一相对于该闸极线呈一第一非零度角之第一段，以及相对于该闸极线呈一不同的第二非零度角之一第二段，且进一步包含一滤光片，该滤光片系配置在该钝性层下方且包括呈该第一非零度角之一第一段以及呈该不同的第二非零度角之一第二段。一种液晶显示器，其包含：一第一基材；一第一信号线，其系形成在该第一基材上；一第二信号线，其系形成在该第一基材上，与该第一信号线交叉；一第一薄膜电晶体，其系连结至该第一及该第二信号线；一像素电极，其系连结至该薄膜电晶体，且包括第一及第二区块，其中该第一区块包括一相对于该第一信号线呈一第一非零度角之第一边缘部份，以及相对于该第一信号线呈一不同的第二非零度角之一第二边缘部份，且其中该第二区块包括一邻近且实际上与该第一区块之该第一边缘部份分离的第一边缘部份；一第二薄膜电晶体，其系连结至该像素电极之该第二区块，其中该第一薄膜电晶体系连结至该像素电极之该第一区块；一第二基材，其系面对该第一基材；一共用电极，其系形成在该第二基材上；一液晶层，其系插置于该第一基材及该第二基材之间；以及一领域界定元件，其将该液晶层划分为数个领域，各领域具有平行于该第二信号线之联结部份的二个主要边缘。如申请专利范围第28项之液晶显示器，更进一步包含一与该第一及该第二信号线分离之第三信号线，与该像素电极重叠以形成一储存电容器，且包括一平行于该第二信号线延伸的分支。如申请专利范围第28项之液晶显示器，其中该领域界定元件包含一配置于该共用电极上之突出物。如申请专利范围第28项之液晶显示器，其中该领域界定元件包含一形成于该共用电极或该像素电极之切口。 |
