| 主权项 |
1.一种半导体记忆体装置,其包括: 一记忆体阵列,包括一第一记忆库与一第二记忆库 ; 一第一控制信号生成电路,应答一外部时脉而生成 一第一控制信号; 一第一资料输出电路,应答该第一控制信号而传输 一第一输出资料; 一内部时脉信号生成电路,应答该外部时脉而输出 一第一缓冲时脉信号和一第二缓冲时脉信号; 一第二控制信号生成电路,应答该第一缓冲时脉信 号和该第一控制信号而生成一第二控制信号; 一第二资料输出电路,应答该第二控制信号而传输 一第二输出资料;以及 一第三资料输出电路,应答该第一缓冲时脉信号和 该第二缓冲时脉信号以传输一第三输出资料。 2.如申请专利范围第1项所述之半导体记忆体装置, 其中该半导体记忆体装置在双资料速率下操作。 3.如申请专利范围第1项所述之半导体记忆体装置, 其中该半导体记忆体装置, 当在高电源电压和低温度的情况下操作时,与在正 常情况下操作时相比,所生成的该第一控制信号提 前,而该第二控制信号和该第一缓冲时脉信号、该 第二缓冲时脉信号则延后;以及 当在低电源电压和高温度的情况下操作时,与在正 常情况下操作时相比,所生成的该第二控制信号和 该第一缓冲时脉信号、该第二缓冲时脉信号提前, 而该第一控制信号则延后。 4.如申请专利范围第1项所述之半导体记忆体装置, 其中该内部时脉生成电路包含一延迟锁定回路。 5.如申请专利范围第1项所述之半导体记忆体装置, 其中该内部时脉生成电路包含一锁相回路。 6.如申请专利范围第1项所述之半导体记忆体装置, 其中该第二控制信号生成电路包括: 一第一信号生成电路,应答该第一缓冲时脉信号而 生成一第一信号; 一第二信号生成电路,应答第一控制信号而生成一 第二信号;以及 一第三电路,合并该第一信号及该第二信号而生成 一第二控制信号。 7.如申请专利范围第1项所述之半导体记忆体装置, 其中该第二控制信号生成电路应答该第一缓冲时 脉信号和该第一控制信号而进行操作;以及 该第二控制信号生成电路生成暂停第n个脉冲的该 第二控制信号,当该第一控制信号的第(n+1)个脉冲 被启动时,以及当第一控制信号的第(n+1)个脉冲在 第一缓冲时脉的第n个脉冲之后生成时。 8.如申请专利范围第1项所述之半导体记忆体装置, 其中该第二控制信号生成电路包括: 一反或闸电路,将该第一缓冲时脉信号和反相延迟 后的该第一缓冲时脉信号进行反或处理而生成一 第一信号; 一反及闸电路,将该第一控制信号和反相延迟后的 该第一控制信号进行反及处理而生成一第二信号; 以及 一及闸电路,将该第一信号与该第二信号进行相与 处理而生成该第二控制信号。 9.一种半导体记忆体装置的资料读取方法,包括: 应答一外部时脉而生成一第一控制信号; 应答该第一控制信号而传输一第一资料; 应答该外部时脉信号而生成一第一缓冲时脉信号 和一第二缓冲时脉信号; 应答该第一缓冲时脉信号和该第一控制信号而生 成一第二控制信号; 应答该第二控制信号而传输一第二资料;以及 应答该第二缓冲时脉信号而传输一第三资料。 10.如申请专利范围第9项所述之半导体记忆体装置 的资料读取方法,更包括在双资料速率下操作。 11.如申请专利范围第9项所述之半导体记忆体装置 的资料读取方法,更包括: 当在高电源电压和低温度情况下操作时,与在正常 情况下操作时相比,提前生成该第一控制信号,并 延后生成该第二控制信号和第一缓冲时脉信号、 第二缓冲时脉信号;以及 当在低电源电压和高温度情况下操作时,与在正常 情况下操作时相比,提前生成该第二控制信号和该 第一缓冲时脉、该第二缓冲时脉,并延后生成该第 一控制信号。 12.如申请专利范围第9项所述之半导体记忆体装置 的资料读取方法,包括应答电源电压和温度变化而 生成该第一缓冲时脉信号、该第二缓冲时脉信号 。 13.如申请专利范围第9项所述之半导体记忆体装置 的资料读取方法,其中生成该第二控制信号,包括: 应答该第一缓冲时脉信号而生成一第一信号; 应答该第一控制信号而生成一第二信号;以及 合并该第一信号与该第二信号而生成该第二控制 信号。 14.如申请专利范围第9项所述之半导体记忆体装置 的资料读取方法,其中生成该第二控制信号,包括: 应答该第一缓冲时脉信号而生成一第一信号;以及 暂停该第一信号的第n个脉冲,当该第一控制信号 的第(n+1)个脉冲被启动时,以及该第一控制信号的 第(n+1)个脉冲在该第一缓冲时脉的第n个脉冲之后 生成时。 15.如申请专利范围第9项所述之半导体记忆体装置 的资料读取方法,其中生成该第二控制信号,包括 藉由对该第一缓冲时脉信号和反相延迟后的该第 一缓冲时脉信号进行反或处理而生成第一信号; 藉由对该第一控制信号和反相延迟后的该第一控 制信号进行反及处理而生成第二信号;以及 藉由对该第一信号、该第二信号进行相与处理而 生成该第二控制信号。 图式简单说明: 图1是传统DDR半导体记忆体装置的方框图。 图2是传统DDR半导体记忆体装置第二控制信号生成 电路的原理图。 图3是图1所示半导体记忆体装置在适当电源电压 和正常温度条件下操作时一个读取操作的时序图 。 图4是图1所示半导体记忆体装置在高电源电压和 低温度条件下操作时一个读取操作的时序图。 图5是图1所示半导体记忆体装置在低电源电压和 高温度条件下操作时一个读取操作的时序图。 图6是基于本发明的DDR半导体记忆体装置的方框图 。 图7是图6所示半导体记忆体装置第二控制信号生 成电路的原理图。 图8是图6所示半导体记忆体装置在适当电源电压 和正常温度条件下操作时一个读取操作的时序图 。 图9是图6所示半导体记忆体装置在高电源电压和 低温度条件下操作时一个读取操作的时序图。 图10是图6所示半导体记忆体装置在低电源电压和 高温度条件下操作时一个读取操作的时序图。 |
