| 主权项 |
1.一种半导体记忆装置,包含: 至少一个封装选择垫,以导线连接在预设封装选择 ; 缓冲器控制讯号产生单元,用以产生缓冲器控制讯 号;及 缓冲器单元,在正常模式下,用以响应该缓冲器控 制讯号,而缓冲外加到该封装选择垫之讯号,并藉 以输出该缓冲讯号当作封装选择讯号,且在测试模 式下,阻挡外加到该封装选择垫之该讯号,并藉以 输出对应除了该预设封装选择以外之封装选择的 讯号当作该封装选择讯号。 2.如申请专利范围第1项之半导体记忆装置,进一步 包含: 许多资料输入/输出接脚;及 许多连接到该各个资料输入/输出接脚之导线。 3.一种半导体记忆装置,包含: 第一和第二封装选择垫,以导线连接在预设封装选 择; 缓冲器控制讯号产生单元,用以产生缓冲器控制讯 号; 第一缓冲器单元,在正常模式下,用以响应该缓冲 器控制讯号,而缓冲外加到该第一封装选择垫之讯 号,并藉以输出该缓冲讯号当作第一封装选择讯号 ,且在测试模式下,阻挡外加到该第一封装选择垫 之该讯号,并藉以输出对应除了该预设封装选择以 外之封装选择的讯号当作第一封装选择讯号;及 第二缓冲器单元,在正常模式下,用以响应该缓冲 器控制讯号,而缓冲外加到该第二封装选择垫之讯 号,并藉以输出该缓冲讯号当作第二封装选择讯号 ,且在测试模式下,阻挡外加到该第二封装选择垫 之该讯号,并藉以输出对应除了该预设封装选择以 外之封装选择讯号当作该第二封装选择讯号。 4.如申请专利范围第3项之半导体记忆装置,进一步 包含: 许多资料输入/输出接脚;及 许多连接到各个资料输入/输出接脚之导线。 5.如申请专利范围第4项之半导体记忆装置,其中该 第一缓冲器单元包含: 第一反相装置,用以反相该缓冲器控制讯号; 第一NAND闸,用以对外加到该第一封装选择垫的该 讯号和该第一反相装置的输出作NAND逻辑运算;及 第二反相装置,用以反相该第一NAND闸的输出,而且 输出该第一封装选择讯号。 6.如申请专利范围第5项之半导体记忆装置,其中该 第二缓冲器单元包含: 第三反相装置,用以反相缓冲器控制讯号; 第二NAND闸,用以对外加到该第二封装选择垫的该 讯号和该第三反相装置的输出作NAND逻辑运算;及 第四反相装置,用以反相该第二NAND闸的输出,而且 输出该第二封装选择讯号。 7.如申请专利范围第5项之半导体记忆装置,其中该 第二缓冲器单元包含: 第三反相装置,用以反相外加到该第二封装选择垫 的该讯号; 第四反相装置,用以反相该缓冲器控制讯号;及 第二NAND闸,用以对该第三和第四反相装置的输出 作NAND逻辑运算。 8.如申请专利范围第4项之半导体记忆装置,其中该 第一缓冲器单元包含: 第一反相装置,用以反相外加到该第一封装选择垫 的该讯号;及 第一NOR闸,用以对该第一反相装置的输出和该缓冲 器控制讯号作NOR逻辑运算,而且输出该第一封装选 择讯号。 9.如申请专利范围第8项之半导体记忆装置,其中该 第二缓冲器单元包含: 第二反相装置,用以反相外加到该第二封装选择垫 的该讯号;及 第二NOR闸,用以对该第二反相装置的输出和该缓冲 器控制讯号作NOR逻辑运算,而且输出该第二封装选 择讯号。 10.如申请专利范围第8项之半导体记忆装置,其中 该第二缓冲器单元包含: 第二NOR闸,用以反相外加到该第二封装选择垫的该 讯号和该缓冲器控制讯号作NOR逻辑运算;及 第二反相装置,用以反相该第二NOR闸的输出,而且 输出该第二封装选择讯号。 11.如申请专利范围第4项之半导体记忆装置,其中 该第一缓冲器单元包含: 第一NOR闸,用以对第一和第二缓冲器控制讯号作NOR 逻辑运算; 第一NAND闸,用以对外加到该第一封装选择垫的该 讯号和该第一NOR闸的输出作NAND逻辑运算;及 第一反相装置,用以反相该第一NAND闸的输出,而且 输出该第一封装选择讯号。 12.如申请专利范围第11项之半导体记忆装置,其中 第二缓冲器单元包含: 第二反相装置,用以反相该第一缓冲器控制讯号; 第三反相装置,用以反相该第二缓冲器控制讯号; 第二NAND闸,用以对外加到该第二封装选择垫的该 讯号和该第二反相装置的输出作NAND逻辑运算;及 第三NAND闸,用以对该第三反相装置的输出和该第 二NAND闸的输出作NAND逻辑运算,而且输出该第二封 装选择讯号。 13.如申请专利范围第4项之半导体记忆装置,其中 第一缓冲器单元包含: 第一反相装置,用以反相外加到第一封装选择垫的 讯号;及 第一NOR闸,用以对该第一和第二缓冲器控制讯号和 该第一反相装置的输出作NOR逻辑运算。 14.如申请专利范围第13项之半导体记忆装置,其中 该第二缓冲器单元包含: 第二反相装置,用以反相外加到该第二封装选择垫 的该讯号; 第二NOR间,用以对该第二反相装置的输出和该第一 缓冲器控制讯号作NOR逻辑运算; 第三NOR闸,用以对该第二NOR闸的输出和该第二缓冲 器控制讯号作NOR逻辑运算;及 第三反相装置,用以反相第三NOR闸的输出,而且输 出第二封装选择讯号。 15.如申请专利范围第3项之半导体记忆装置,其中 该缓冲器控制讯号产生单元系包含模式暂存器设 定控制电路。 16.如申请专利范围第3项之半导体记忆装置,其中 除了该预设封装选择以外之该封装选择系使用高 于该预设封装选择之带宽。 17.如申请专利范围第16项之半导体记忆装置,其中 除了该预设封装选择以外之该封装选择系使用最 大带宽。 18.一种半导体记忆装置,包含: 至少一个封装选择垫,以导线连接在预设封装选择 ; 缓冲器控制讯号产生单元,用以产生缓冲器控制讯 号; 缓冲器单元,用以缓冲外加到该封装选择垫的讯号 ;及 开关单元,用以选择该缓冲器单元的输出之一,和 对应除了响应该缓冲器控制讯号之该预设封装选 择以外之封装选择的讯号,藉以传输该选择信号当 作封装选择讯号。 19.如申请专利范围第18项之半导体记忆装置,进一 步包含: 许多资料输入/输出接脚;及 许多连接到该各个资料输入/输出接脚之导线。 20.如申请专利范围第19项之半导体记忆装置,其中 该封装选择垫系包含第一和第二选择垫,该缓冲器 单元系具备许多彼此相互串接之反相器。 21.如申请专利范围第20项之半导体记忆装置,其中 该缓冲器控制讯号系包含第一和第二缓冲器控制 讯号,及开关单元包含: 至少一个逻辑闸,用以执行该第一和第二缓冲器控 制讯号的逻辑组合; 第一和第二开关,用以响应逻辑闸的输出,切换该 第一和第二缓冲器的输出; 第三和第四开关,用以响应该第一缓冲器控制讯号 ,输出对应除了该预设封装以外之第一封装选择的 讯号设定;及 第五和第六开关,用以响应该第二缓冲器控制讯号 ,输出对应除了该预设封装以外之第一封装选择的 讯号设定。 22.如申请专利范围第21项之半导体记忆装置,其中 该第一到第六开关系分别具备传输闸。 23.如申请专利范围第21项之半导体记忆装置,其中 该缓冲器控制讯号产生单元系包含测试模式产生 单元。 图式简单说明: 第1图为传统的X4和X16 SDRAMs之接脚配置图(54支接脚 ); 第2图为传统的X4/X8/X16 DDR SDRAMs之接脚配置图(66支 接脚); 第3图为根据封装选择之传统的导线连接图; 第4图为传统的封装选择讯号产生电路方块图; 第5图为根据本发明实施例之根据封装选择的导线 连接结构图; 第6图为根据本发明实施例之封装选择讯号产生电 路方块图; 第7图到第12图为根据本发明第一实施例之缓冲器 单元的电路图范例;及 第13图为根据本发明第二实施例之封装选择讯号 产生电路的电路图。 |
