| 主权项 |
1.一种浮动闸电晶体(floating gate transistor),包含有: 一穿隧氧化层(tunnel oxide),形成于一基底(substrate) 上; 一介电层,形成于该穿隧氧化层之上; 一控制闸,形成于该介电层之上;以及 一PN接面,形成于该介电层与该穿隧氧化层之间。 2.如申请专利范围第1项所述之浮动闸电晶体,其中 ,该PN接面包含有一量子井(quantum well)。 3.如申请专利范围第1项所述之浮动闸电晶体,其中 ,该PN接面是一异质接面(heterojunction),该异质接面 形成于具有不同能隙(bandgap)的半导体材料之两层 间。 4.如申请专利范围第3项所述之浮动闸电晶体,其中 ,该半导体材料之能隙差至少为0.05电子伏特。 5.如申请专利范围第3项所述之浮动闸电晶体,其中 ,该两层具有一矽锗层(SiGe)以及一矽层。 6.如申请专利范围第3项所述之浮动闸电晶体,其中 ,该两层具有以三五族元素所构成的一半导体层、 以及以二六族元素所构成的一半导体层。 7.如申请专利范围第1项所述之浮动闸电晶体,其中 ,该PN接面系为一异质接面,该异质接面形成于一N 型矽层与一P型矽锗层之间,且该PN接面具有一电子 量子井(electron quantum well)。 8.如申请专利范围第1项所述之浮动闸电晶体,其中 ,该PN接面系为一异质接面,该异质接面形成于一P 型矽层与一N型矽锗层之间,且该PN接面具有一电洞 量子井(hole quantum well)。 9.如申请专利范围第1项所述之浮动闸电晶体,其中 ,该PN接面系为一第一PN接面,该浮动闸电晶体另包 含有一第二PN接面,该第一与第二PN接面系以介于 该介电层与该穿隧氧化层之间的三层所形成,该三 层包含有一上半导体层、一中间半导体层、以及 一下半导体层,该中间半导体层的能隙不同于该上 半导体层与该下半导体层。 10.如申请专利范围第1项所述之浮动闸电晶体,其 中,该穿隧氧化层之厚度小于90埃(angstroms),且该介 电层之厚度小于90埃。 11.如申请专利范围第1项所述之浮动闸电晶体,另 包含一半导体鳍(semiconductor fin),设于该基底上,其 中,该穿隧氧化层大致覆盖于该基底上并邻接于该 半导体鳍,且该浮动闸电晶体之一通道系形成于该 半导体鳍中。 12.如申请专利范围第1项所述之浮动闸电晶体,其 中,该浮动闸电晶体系可以不大于8伏特之电压进 行抹除化。 13.如申请专利范围第1项所述之浮动闸电晶体,其 中,该浮动闸电晶体系可以不大于8伏特之电压进 行程式化。 14.如申请专利范围第1项所述之浮动闸电晶体,其 中,该浮动闸电晶体系为一NMOS电晶体,且存放于该 PN接面之移动载子包含有电子。 15.如申请专利范围第1项所述之浮动闸电晶体,其 中,该浮动闸电晶体系为一NMOS电晶体,且存放于该 PN接面之移动载子包含有电洞。 16.如申请专利范围第1项所述之浮动闸电晶体,其 中,该浮动闸电晶体包含有一PMOS电晶体。 17.一种半导体快闪记忆体元件(semiconductor flash memory device),包含有: 一穿隧氧化层(tunnel oxide),形成于一基底(substrate) 上; 一介电层,形成于该穿隧氧化层之上; 一控制闸,形成于该介电层之上; 一量子井,形成于一PN接面,设于该介电层与该穿隧 氧化层之间;以及 电荷,存放于该量子井中。 18.如申请专利范围第17项所述之半导体快闪记忆 体元件,其中,该PN接面是一异质接面(heterojunction), 该异质接面形成于具有不同能隙(bandgap)的半导体 材料之两层间,该两层具有一N型层以及相临接的 一P型层,且该N型层与该P型层之能隙差至少为0.05 电子伏特。 19.如申请专利范围第17项所述之半导体快闪记忆 体元件,另包含一半导体鳍(semiconductor fin),设于该 基底上,其中,该穿隧氧化层大致覆盖于该基底上 并邻接于该半导体鳍,且该浮动闸电晶体之一通道 系形成于该半导体鳍中。 20.一种浮动闸电晶体(floating gate transistor),包含有: 一穿隧氧化层(tunnel oxide),形成于一基底(substrate) 上; 一介电层,形成于该穿隧氧化层之上; 一电极,形成于该介电层之上;以及 一量子井,设于该介电层与该穿隧氧化层之间。 图式简单说明: 第1A到1C图为一传统的浮动闸电晶体100分别于读取 、程式化、以及抹除时的示意图。 第2A图显示一双层浮动闸结构。 第2B图显示一三层浮动闸结构。 第3A图显示在N型矽与P型Si0.5Ge0.5于尚未接合成异 质接面之前时的能带图。 第3B图则显示了一薄且完全空乏的双层异质接面 。 第3C图则显示第3B图中的量子井。 第4A图显示在P型矽与N型Si0.5Ge0.5于尚未接合成异 质接面之前时的能带图。 第4B图则显示了一薄且完全空乏的双层异质接面 。 第4C图则显示第4B图中的量子井。 第5A图显示了形成在基底13上且具有源/汲极区51的 一快闪记忆体电晶体1。 第5B图显示了第5A图中的电晶体于读取模式时的操 作。 第5C图显示了第5A图中的电晶体于程式化模式时的 操作。 第5D图显示了第5A图中的电晶体于抹除模式时的操 作。 第6图为一鳍式场效电晶体(fin-FET)的剖面图,其中 具有多层浮动闸。 |
