| 主权项 |
1.一种电力电子元件之矽晶圆结构,包括: 一第一半导体基材; 一离子掺杂层,系于该第一半导体基材上;以及 一第二半导体基材,其系利用晶圆直接接合法( Direct Wafer Bonding)接合于该离子掺杂层表面,以使该 第一半导体基材作为一飘移区。 2.如申请专利范围第1项所述之电力电子元件之矽 晶圆结构,其中该第一半导体基材系为N-矽晶圆。 3.如申请专利范围第1项所述之电力电子元件之矽 晶圆结构,其中该离子掺杂层系为N+缓冲层。 4.如申请专利范围第1项所述之电力电子元件之矽 晶圆结构,其中该第二半导体基材系为P+矽晶圆。 5.如申请专利范围第1项所述之电力电子元件之矽 晶圆结构,其中该第二半导体基材系在常温下利用 晶圆直接接合法接合于该离子掺杂层表面。 6.如申请专利范围第5项所述之电力电子元件之矽 晶圆结构,其中该常温之温度范围系为20℃~30℃。 7.如申请专利范围第1项所述之电力电子元件之矽 晶圆结构,其中该第一半导体基材之厚度系为20~600 微米。 8.如申请专利范围第1项所述之电力电子元件之矽 晶圆结构,其中该离子掺杂层之厚度系为60~230微米 。 9.如申请专利范围第1项所述之电力电子元件之矽 晶圆结构,其中该第二半导体基材之厚度系小于 1000微米。 10.如申请专利范围第1项所述之电力电子元件之矽 晶圆结构,其中该离子掺杂层系利用长时间扩散法 而形成于该第一半导体基材上。 11.如申请专利范围第10项所述之电力电子元件之 矽晶圆结构,其中,该长时间扩散法之时间系为100~ 350小时。 12.如申请专利范围第1项所述之电力电子元件之矽 晶圆制造方法,其中该离子掺杂层系利用长时间磊 晶成长法以形成于该第一半导体基材上。 13.如申请专利范围第12项所述之电力电子元件之 矽晶圆结构,其中该长时间磊晶成长法之时间系为 1~6小时。 图式简单说明: 第1图为本创作之结构剖视图。 第2(a)图至第2(d)图为制作本创作之各步骤结构剖 视图。 |
