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1.一种薄膜电晶体电路装置,其具有由形成于一基 板之中央部的一主要电路区朝形成于基板之外周 边的端子延伸的薄膜电晶体之一导线,其中: 该端子系将被绝缘膜覆盖的该导线之一部份曝露, 再于该曝露表面形成端子电极金属而构成;且其中 该导线之至少该曝露表面系为包含铌的钼合金。 2.如申请专利范围第1项之薄膜电晶体电路装置,其 中一铌氧化层形成于包含最上层表面的铌之钼合 金之表面上。 3.如申请专利范围第1项之薄膜电晶体电路装置,其 中该钼合金包含比例为5至20atom%的铌。 4.如申请专利范围第1项之薄膜电晶体电路装置,其 中该钼合金包含比例为5至10atom%的铌。 5.如申请专利范围第1项之薄膜电晶体电路装置,钼 合金包含比例为10至15atom%的铌。 6.如申请专利范围第1项之薄膜电晶体电路装置,其 中该钼合金包含比例为15至20atom%的铌。 7.如申请专利范围第1项之薄膜电晶体电路装置,其 中该导线仅由钼层或包含铌之钼合金层所构成。 8.如申请专利范围第1项之薄膜电晶体电路装置,其 中该导线为一叠层结构,在该叠层结构中至少最上 层系为包含铌之钼合金层,而该钼合金层之下层系 由具有小于该钼合金层的电阻之低电阻金属所构 成。 9.如申请专利范围第8项之薄膜电晶体电路装置,其 中形成于一矽化膜上之导线更具有形成于一下层 上之一钼层或一钼合金层。 10.如申请专利范围第8项之薄膜电晶体电路装置, 其中该低电阻金属层系为将铝作为主要组成的金 属、将铜作为主要组成的金属或是将银作为主要 组成的金属中之任一金属。 11.如申请专利范围第10项之薄膜电晶体电路装置, 其中该将铝作为主要组成的金属为纯铝或是具有 钕的铝合金。 12.如申请专利范围第10项之薄膜电晶体电路装置, 其中该端子电极包含透明导电膜。 13.如申请专利范围第12项之薄膜电晶体电路装置, 其中该透明导电膜为ITO(Indium Tin Oxide,氧化铟锡)、 IZO(Indium Zinc Oxide,氧化锌锡)或是IZTO(Indium Zinc Tin Oxide,氧化锌铟锡)。 14.一种薄膜电晶体电路装置,包含: 形成于一主要电路区以及一外部电路区之薄膜电 晶体及导线,该主要电路区形成于一基板的中央部 ,而该外部电路区形成于该基板之外周边;其中 该主要电路区及该外部电路区上形成的薄膜电晶 体之电极和导线上覆盖一绝缘膜,而且; 于该绝缘膜上形成一通道孔隙,而且; 该薄膜电晶体之该电极的最上层表面以及/或该导 线在该通道孔隙上曝露,而且; 该薄膜电晶体之该电极以及/或该导线连接至一金 属膜,其中 该曝露的该电极之最上层表面和该导线为包含铌 的钼合金膜。 15.如申请专利范围第14项之薄膜电晶体电路装置, 其中于包含最上层表面之铌的钼合金表面上形成 一铌氧化层。 16.如申请专利范围第14项之薄膜电晶体电路装置, 其中该钼合金包含比例为5至20atom%的铌。 17.如申请专利范围第14项之薄膜电晶体电路装置, 其中该钼合金包含比例为5至10atom%的铌。 18.如申请专利范围第14项之薄膜电晶体电路装置, 其中该钼合金包含比例为10至15at%的铌。 19.如申请专利范围第14项之薄膜电晶体电路装置, 其中该钼合金包含比例为15至20at%的铌。 20.如申请专利范围第14项之薄膜电晶体电路装置, 其中该导线或该薄膜电晶体之该电极仅由钼层或 包含铌之钼合金层所构成。 21.如申请专利范围第14项之薄膜电晶体电路装置, 其中该导线或该薄膜电晶体之该电极为一叠层结 构,在该叠层结构中至少一最上层系为包含铌之钼 合金层,而该钼合金层之下层系由具有小于该钼合 金层的电阻之低电阻金属所构成。 22.如申请专利范围第21项之薄膜电晶体电路装置, 其中形成于一矽化膜上之该薄膜电晶体之该电极 或该导线更具有形成于一下层上之一钼层或一钼 合金层。 23.如申请专利范围第21项之薄膜电晶体电路装置, 其中该低电阻金属层系为将铝作为主要组成的金 属、将铜作为主要组成的金属或是将银作为主要 组成的金属中之任一金属。 24.如申请专利范围第23项之薄膜电晶体电路装置, 其中该将铝作为主要组成的金属为纯铝或是具有 钕的铝合金。 25.如申请专利范围第14项之薄膜电晶体电路装置, 其中该端子电极包含透明导电膜。 26.如申请专利范围第25项之薄膜电晶体电路装置, 其中该透明导电膜为ITO(Indium Tin Oxide,氧化铟锡)、 IZO(Indium Zinc Oxide,氧化锌锡)或是IZTO(Indium Zinc Tin Oxide,氧化锌铟锡)。 27.一种薄膜电晶体电路装置的制造方法,该薄膜电 晶体电路装置具有形成于一主要电路区以及一外 部电路区之一薄膜电晶体以及一导线,该主要电路 区形成于一基板的中央部,而该外部电路区形成该 基板之外周边,该方法包含: 形成一绝缘膜于该薄膜电晶体的电极或该导线上 之步骤,以及; 将该薄膜电晶体的该电极之最上层的表面或该导 线曝露于一通道孔隙之步骤,其中该通道孔隙形成 于该薄膜电晶体或该导线的该绝缘膜上,以及; 在该通道孔隙间形成一导线之步骤,其中 该薄膜电晶体的该电极之该最上层或该导线之该 曝露表面为包含铌的一钼合金。 28.如申请专利范围第27项之薄膜电晶体电路装置 的制造方法,其中在一通道孔隙曝露该薄膜电晶体 的该电极之一最上层或该导线的一表面之步骤之 后,具有氧化该薄膜电晶体的该电极或该导线之该 曝露表面的步骤,其中该通道孔隙系形成于该薄膜 电晶体的该绝缘膜或该导线上。 29.如申请专利范围第27项之薄膜电晶体电路装置 的制造方法,其中在该通道孔隙间形成一导线之步 骤为于含氧之周遭环境中利用金属进行之溅镀。 30.一种液晶显示器,其中,以申请专利范围第1项或 14项之薄膜电晶体作为一基板,使此基板面对至少 形成有共同导线之另一基板而配置,藉由在两基板 的间隙中夹设液晶而形成一液晶显示器。 图式简单说明: 图1为一局部平面图,绘示了薄膜电晶体基板的内 部电路图以及端子临近处的导线; 图2绘示了根据例1的汲极端子、薄膜电晶体和闸 极端子分别的剖面图,例1系表示于一连串的TFT基 板之制造制程中; 图3绘示了图2之后的制造制程过程之薄膜电晶体 剖面图; 图4绘示了图3之后的制造制程过程之薄膜电晶体 剖面图; 图5绘示了图4之后的制造制程过程之薄膜电晶体 剖面图; 图6绘示了图5之后的制造制程过程之薄膜电晶体 剖面图; 图7绘示了图6之后的制造制程过程之薄膜电晶体 剖面图; 图8绘示了图7之后的制造制程过程之薄膜电晶体 剖面图; 图9绘示了图8之后的制造制程过程之薄膜电晶体 剖面图; 图10绘示了当包含在钼合金的铌比例改变时,高温 高湿度测试下合金电阻随着时间的改变; 图11绘示了当使用磷酸、硝酸、醋酸时,根据包含 在钼合金的铌比例而改变的蚀刻比; 图12绘示了根据本发明之例2的薄膜电晶体基板上 之闸极端子电极,其中例1的闸极端子电极之一部 份结构被修改; 图13绘示了根据本发明之例3的汲极端子、薄膜电 晶体和闸极端子分别的剖面图,例3系表现于一连 串的TFT基板之制造制程中; 图14绘示了图13之后的制造制程过程之薄膜电晶体 剖面图; 图15绘示了根据本发明之例4的汲极端子、薄膜电 晶体和闸极端子分别的剖面图,例4系表现于一连 串的TFT基板之制造制程中; 图16绘示了图15之后的制造制程过程之薄膜电晶体 剖面图; 图17绘示了图16之后的制造制程过程之薄膜电晶体 剖面图; 图18绘示了图17之后的制造制程过程之薄膜电晶体 剖面图; 图19绘示了图18之后的制造制程过程之薄膜电晶体 剖面图; 图20绘示了图19之后的制造制程过程之薄膜电晶体 剖面图; 图21绘示了图20之后的制造制程过程之薄膜电晶体 剖面图; 图22绘示了根据本发明之例5的汲极端子、薄膜电 晶体和闸极端子分别的剖面图,例5系表现于一连 串的TFT基板之制造制程中; 图23绘示了图22之后的制造制程过程之薄膜电晶体 剖面图; 图24绘示了图23之后的制造制程过程之薄膜电晶体 剖面图; 图25绘示了图24之后的制造制程过程之薄膜电晶体 剖面图; 图26绘示了图25之后的制造制程过程之薄膜电晶体 剖面图; 图27绘示了图26之后的制造制程过程之薄膜电晶体 剖面图; 图28绘示了图27之后的制造制程过程之薄膜电晶体 剖面图; 图29绘示了图28之后的制造制程过程之薄膜电晶体 剖面图; 图30绘示了图29之后的制造制程过程之薄膜电晶体 剖面图;以及 图31为根据本发明之连接薄膜电晶体的图案示意 图。 |
