| 摘要 |
Ein Verfahren zum Testen eines integrierten Halbleiterspeichers sieht vor, Speicherzellen (SZ11, ..., SZ1n), die entlang einer ersten Wortleitung (WL1) angeordnet sind, durch ein Störsignal (VPP, VLL) auf einer benachbarten Wortleitung (WL2) zu stören. Anschließend werden die Speicherzellen (SZ11, ..., SZ1n) entlang der ersten Wortleitung (WL1) sowie an sie jeweilig angeschlossene Bitleitungen (BL1, ..., BLn) über an sie jeweilig angeschlossene Leseverstärker (LV1, ..., LVn) gleichzeitig mit einer gemeinsamen Datenleitung (LDQ) verbunden. Die Leseverstärker bewerten den durch das Störsignal (VPP, VLL) und die kapazitive Last (CL) der gemeinsamen Datenleitung belasteten Speicherzellen und frischen den gestörten Speicherzustand in den Speicherzellen jeweilig wieder auf. Im Rahmen eines schnellen Lesezugriffs wird der in den Speicherzellen (SZ11, ..., SZ1n) aufgefrischte Speicherzustand anschließend bewertet.
|
