| 主权项 |
1.一种记忆胞,包括:一第一、第二存取电晶体,耦接至一位元线对,其中上述第一存取电晶体具有一第一端耦接上述位元线对中之一者,上述第二存取电晶体具有一第一端耦接上述位元线对中之另一者;一栓锁单元,耦接于上述第一、第二存取电晶体之第二端之间,用以栓锁资料;以及一选择单元,具有两输入端分别耦接一字元线及一清除信号线,以及一输出端耦接上述第一、第二存取电晶体之闸极,其中当上述字元线与清除信号线任一者被启动(activated)时,一既定资料会经由上述位元线对写入至上述栓锁单元。2.如申请专利范围第1项所述之记忆胞,其中上述选择单元系为一或闸(OR gate),具有两输入端分别耦接上述字元线与清除信号线,以及一输出端耦接至上述第一、第二存取电晶体之闸极。3.如申请专利范围第1项所述之记忆胞,其中上述栓锁单元包括:一第一反相器,具有一输入端耦接上述第二存取电晶体之第二端,以及一输出端耦接上述第一电晶体之第二端;以及一第二反相器,具有一输入端与一输出端,分别耦接上述第一反相器之输出端与输入端。4.如申请专利范围第1项所述之记忆胞,其中在一清除周期时,上述清除信号线会被启动,上述第一、第二存取电晶体会导通,使得上述既定资料会经由上述位元线对写入至上述栓锁单元中。5.一种记忆模体组,包括:至少一第一记忆体区,包括复数记忆胞,每一记忆胞包括:一第一、第二存取电晶体,耦接至一位元线对,其中上述第一存取电晶体具有一第一端耦接上述位元线对中之一者,上述第二存取电晶体具有一第一端耦接上述位元线对中之另一者;一栓锁单元,耦接于上述第一、第二存取电晶体之第二端之间,用以栓锁资料;以及一选择单元,具有一第一输入端耦接至一字元线,一输出端耦接上述第一、第二存取电晶体之闸极,以及一第二输入端;其中上述所有记忆胞中之选择单元的第二输入端,皆耦接至一清除信号线,于一清除步骤中,当上述清除信号线被启动(activated)时,一无效化(invalidation)资料会由上述位元线对写入至上述记忆胞之栓锁单元中。6.如申请专利范围第5项所述之记忆体模组,其中在一正常操作周期中,当上述字元线被启动时,一既定资料会经由上述位元线对,写入上述记忆胞中对应之栓锁单元。7.如申请专利范围第5项所述之记忆体模组,其中上述选择单元系为一或闸(OR gate)具有两输入端分别耦接一对应之字元线与上述清除信号线,以及一输出端耦接至上述第一、第二存取电晶体之闸极。8.如申请专利范围第5项所述之记忆体模组,其中在一清除周期中,上述清除信号线会被启动,上述第一、第二存取电晶体会导通,使得上述无效化资料会经由上述位元线对写入至上述栓锁单元中。9.如申请专利范围第5项所述之记忆体模组,其中上述栓锁单元包括:一第一反相器,具有一输入端耦接上述第二存取电晶体之第二端,以及一输出端耦接上述第一电晶体之第二端;以及一第二反相器,具有一输入端与一输出端,分别耦接上述第一反相器之输出端与输入端。10.如申请专利范围第5项所述之记忆体模组,更包括:一D型正反器(DFF),用以接收并同步化一清除信号;以及一驱动缓冲器,耦接上述D型正反器,用以根据来自上述D型正反器之清除信号,启动上述清除信号线。11.一种快取记忆体之设计制造流程,包括:根据一快取记忆体之一既定规格,决定出上述快取记忆体中一标签(tag)记忆体的规格参数;根据所决定之规格参数,实现出上述标签记忆体,其中上述标签记忆体包括复数记忆胞,每一记忆胞包括:一第一、第二存取电晶体,耦接至一位元线对,其中上述第一存取电晶体具有一第一端耦接上述位元线对中之一者,上述第二存取电晶体具有一第一端耦接上述位元线对中之另一者,一栓锁单元,耦接于上述第一、第二存取电晶体之第二端之间,用以栓锁资料;以及一选择单元,具有一第一输入端耦接至一字元线,一输出端耦接上述第一、第二存取电晶体之闸极,以及一第二输入端;其中上述所有记忆胞中之选择单元的第二输入端,皆耦接至一清除信号线,于一清除步骤中,当上述清除信号线被启动(activated)时,一无效化(invalidation)资料会由上述位元线对写入至上述记忆胞之栓锁单元中;确认上述标签记忆体是否符合上述决定的规格参数;根据上述既定规格,实现上述快取记忆体中之周边元件;修改上述周边元件直到至与所实之上述标签记忆体匹配,使得上述周边元件符合上述既定规格;以及模拟上述标签记忆体与周边元件之整合度,以确保上述标签记忆体与周边元件间之相容性符合上述既定规格。12.如申请专利范围第11项所述之设计制造流程,其中上述规格参数包括上述标签记忆体之尺寸以及清除时间周期。13.如申请专利范围第11项所述之设计制造流程,其中上述既定规格包括上述快取记忆体之效能、速度以及项目(entry)之数目。图式简单说明:第1图系为一传统快取记忆体之示意图。第2a图系表示一传统之记忆胞。第2b图系表示另一传统之记忆胞。第2c图系表示另一传统之记忆胞。第3图系为本发明之记忆体模组之示意图。第4图系为本发明之记忆体模组之另一示意图。第5图系表示本发明之记忆胞的结构。第6图系为本发明之快取记忆体之设计制造流程示意图。 |
