一种降低大规模集成电路中电路功耗的方法

摘要

本发明涉及一种降低大规模集成电路中电路功耗的方法，属于CMOS集成电路设计技术领域。该方法首先将电路中的逻辑门的阈值设为低阈值，计算每一个逻辑门的延时和最大缓冲时间；根据计算结果重新分配上述电路中各个逻辑门的缓冲时间，使得逻辑门的缓冲时间大于该逻辑门的在低域值和已知高域值下的延时差；用设定的逻辑门高阈值替换上述逻辑门中缓冲时间大于逻辑门延时差的逻辑门阈值。本发明的方法，在保证电路的功能的前提下，最大幅度的降低了低阈值逻辑门的数量，进而降低了电路中泄漏电流所产生的功耗。

主权项

1、一种降低大规模集成电路中电路功耗的方法，其特征在于该方法包括以下步骤：(1)将电路中的逻辑门的阈值设为低阈值，计算每一个逻辑门的延时和最大缓冲时间；(2)根据上述计算结果重新分配上述电路中各个逻辑门的缓冲时间，使得逻辑门的缓冲时间大于该逻辑门的在低域值和已知高域值下的延时差；(3)用设定的逻辑门高阈值替换上述逻辑门中缓冲时间大于逻辑门延时差的逻辑门阈值。