| 主权项 |
1.一种高速二元计数器,系依据一输入计数时脉以对一N位元计数値进行计数,该高速二元计数器主要包括:一前级二元计数器,系依据该输入计数时脉以对该计数値之低M位元计数値进行计数,其中M<<N;以及一后级同步二元计数器,系以前述前级二元计数器的最大位元输出为计数时脉,而对该计数値之高(N-M)位元计数値进行计数,且该后级同步二元计数器系由脉波负缘所触发。2.如申请专利范围第1项所述之高速二元计数器,其中,该前级二元计数器系为一同步二元计数器。3.如申请专利范围第1项所述之高速二元计数器,其中,该前级二元计数器系为一非同步涟波二元计数器。4.如申请专利范围第1、2或3项所述之高速二元计数器,其中,该计数値之低M位元系最低三位元。5.如申请专利范围第1、2或3项所述之高速二元计数器,其中,该前级二元计数器系由脉波正缘所触发。6.如申请专利范围第1、2或3项所述之高速二元计数器,其中,该前级二元计数器与该后级同步二元计数器均系由正反器所构成。7.如申请专利范围第1、2或3项所述之高速二元计数器,其中,该前级二元计数器与该后级同步二元计数器系由同一制程所制作。8.如申请专利范围第4项所述之高速二元计数器,其中,该前级二元计数器与该后级同步二元计数器均系由正反器所构成。9.如申请专利范围第5项所述之高速二元计数器,其中,该前级二元计数器与该后级同步二元计数器均系由正反器所构成。10.如申请专利范围第4项所述之高速二元计数器,其中,该前级二元计数器与该后级同步二元计数器系由同一制程所制作。11.如申请专利范围第5项所述之高速二元计数器,其中,该前级二元计数器与该后级同步二元计数器系由同一制程所制作。12.如申请专利范围第1、2或3项所述之高速二元计数器,其中,该前级二元计数器系由脉波负缘所触发。图式简单说明:第1图:系本发明之高速二元计数器架构图。第2图:系为第1图中之前级二元计数器的输出波形图。第3图:系为第1图中之后级同步二元计数器的部份输出波形图。第4图:系为一习知链波计数器之电路图。第5图:系为一习知同步计数器之电路图。 |
