用于处理器之低功率解码电路

摘要

本发明所揭露者系为一用于处理器之低功率解码逻辑。于本发明之一实施例中，一处理器包含一可解码第一类型指令的第一解码器，一可解码第二类型指令的第二解码器，及一可处理至少一种特殊类型指令的特殊指令逻辑，此特殊类型指令系指第一及第二解码逻辑无法直接解码而造成执行单元无法执行之指令。于另一实施例中为一相关之处理器指令解码方法。