总线高频信号的时序检测电路及方法

摘要

一种总线高频信号的时序检测电路及方法，本电路包括依次连接的数个延迟电路、数个取样与保持电路、数个模拟/数字转换器、数个锁存器、数个存储器缓冲器；存储器缓冲器分别连接总线接口；一存储器控制逻辑电路，分别连接存储器缓冲器及总线接口。本方法的步骤：目标信号经过延迟电路、取样与保持、模拟/数字转换、锁存器之后，存入存储器缓冲器内，并将数据存入电脑内，最后判断逻辑状态信号是否符合目标总线的时序规格。本发明可以提高检测效率。

主权项

1.一种总线高频信号的时序检测电路，其特征在于，包括：数个具有不同延迟时间单位的延迟电路，分别连接目标总线，用于对该目标信号进行不同时间单位的延迟处理并分别输出延迟的信号；数个取样与保持电路，一对一连接到该延迟电路，用于将对应的延迟电路所输出的延迟信号进行取样与保持处理；数个模拟至数字转换器，一对一连接取样与保持电路，用于将对应的取样与保持电路所输出的模拟信号转换成数字信号；数个锁存器，一对一连接模拟至数字转换器，用于将对应的模拟至数字转换器所输出的数字信号予以锁存处理；数个存储器缓冲器，一对一连接锁存器，并分别连接系统总线接口，用于将对应的锁存器所锁存的信号予以储存；一存储器控制逻辑电路，分别连接存储器缓冲器及系统总线接口，用于控制将该锁存器所输出的数据载入到存储器缓冲器中，且当检测到该存储器缓冲器中的数据量达到一预定的数据量时，即停止存入数据到该存储器缓冲器中，并通过一总线界面送出一中断要求信号到主电脑的中央处理器，再由该主电脑检验该目标总线的目标信号是否符合于总线的预定时序规格。