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1.一种用来将具有复数个记忆单元的非挥发性半导体记忆体设计的临限电压分布紧致化之方法(600),其中每一记忆单元具有可程式之临限电压,该方法中包含下列步骤:(a)抹除(602)该等复数个记忆单元,其中系将各记忆单元设定成具有不大于第一抹除证实电压(Vev1)之临限电压,该等记忆单元合而具有一中心点大致系为典型记忆单元的临限电压(Vm)之临限电压分布;(b)选择性地软性烧录(606)该等复数个记忆单元,其中系将具有不大于所选择的基准电压(Vs1)的临限电压之较快抹除的各记忆单元之临限电压设定为不小于所选择的该基准电压(Vs1)之临限电压,且所选择的该基准电压小于该第一抹除证实电压(Ves1);以及(c)在该选择性软性烧录之后,抹除(608)该等复数个记忆单,其中各记忆单元被设定成具有不大于一第二抹除证实电压(Vev2)之临限电压。2.如申请专利范围第1项之方法,其中选择性地软性烧录该等复数个记忆单元之该步骤包含下列步骤:(i)读取该等复数个记忆单元,以便验证较快抹除的各快闪记忆体,而较快抹除的该等快闪记忆体具有小于所选择的该基准电压(Vs1)5临限电压;以及(ii)将至少一个软性烧录电压脉波施加到较快抹除的各记忆单元,其中该软性烧录脉波可将较快抹除的该等记忆单元烧录到不小于所选择的该基准电压(Vs1)之临限电压。3.如申请专利范围第2项之方法(600),进一步包含下列步骤:软性烧录被验证为具有小于所选择的第二基准电压(Vs2)的Vt之各记忆单元。4.一种用来抹除具有复数个记忆单元的非挥发性半导体记忆体装置之方法(600),其中每一记忆单元包含一特征为具有可程式之临限电压之记忆储存元件,该记忆储存元件具有一抹除临限电压范围及至少一个烧录临限电压范围,该方法包含:(a)第一抹除作业(602),其中系将该等复数个记忆单元之临限电压大致朝向一中间抹除速率之临限电压(Vm)设定,而该中间抹除速率之临限电压系在该抹除临限电压范围内;(b)读取验证作业(604),其中系验证至少一个较快抹除的记忆单元;(c)软性烧录作业(606),其中系将至少一个软性烧录脉波施加到该等至少一个被验证的较快抹除之记忆单元,以便将该等至少一个被验证的较快抹除之记忆单元之临限电压朝向该烧录临限电压范围设定;以及(d)在该软性烧录作业之后的第二抹除作业608),其中系将该等复数个记忆单元及该等至少一个被验证的较快抹除的记忆单元之临限电压大致朝向该抹除临限电压范围中的紧致的中间抹除速率之临限电压(Vmc)设定。5.如申请专利范围第4项之方法(600),其中该第一抹除作业(602)包含下列步骤:将该等复数个记忆单元的临限电压设定为小于第一抹除证实电压(Vev1)之电压;该读取验证作业(604)包含下列步骤:以小于所选择的基准电压(Vs1)之临限电压验证各记忆单元,而所选择的该基准电压(Vs1)系小于该第一抹除证实电压(Vev1);该软性烧录作业(606)包含下列步骤:将该等验证的记忆单元之临限电压设定为大于所选择的该基准电压(Vs1)之电压;以及该第二抹除作业(608)包含下列步骤:将该等复数个记忆单元之临限电压设定为小于一第二抹除证实电压(Vev2)之値。6.如申请专利范围第5项之方法(600),其中所选择的该基准电压(Vs1)大致等于该中间抹除速率之临限电压(Vm),且第二抹除证实电压(Vev2)系小于该第抹除证实电压(Vev1)。7.如申请专利范围第6项之方法(600),其中该非挥发性半导体记忆体装置是快闪记忆体设计。8.一种非挥发性半导体记忆体装置,包含:(a)复数个记忆单元(101),每一记忆单元(101)具有可变的临限电压(Vt),且每一记忆单元101)之组态被设定成:将该临限电压设定为其中包括抹除范围及烧录范围的两个临限电压范围中之临限电压范围,而以电子方式储存资料;(b)在电气上耦合到该等复数个记忆单元(101)之抹除电路,且该抹除电路之组态被设定成将复数个记忆单元之临限电压朝向该抹除范围内的中间抹除速率之临限电压(Vm)设定,该中间抹除速率之临限电压系小于抹除证实电压(Vev1);(c)在电气上耦合到该等复数个记忆单元(101)之读取验证电路,且该读取验证电路之组态被设定成验证具有小于所选择的基准电压(Vs1)的临限电压之被抹除的记忆单元;(d)在电气上耦合到该等复数个记忆单元之软性烧录电路,且该软性烧录电路之组态被设定成:软性烧录被验证的记忆单元,且因而将该被验证的记忆单元之临限电压朝向该抹除证实电压(Vev1)设定;以及(e)在电气上耦合到该等复数个记忆单元之一紧致抹除电路,且该紧致抹除电路之组态被设定成将至少一个被软性烧录的记忆单元之临限电压设定为小于该抹除证实电压(Vev1)之値。9.如申请专利范围第8项之装置,其中该软性烧录电路之组态被设定成软性烧录复数个具有小于所选择的该基准电压(Vs1)的临限电压之被抹除的记忆单元,且该紧致抹除电路之组态被设定成将复数个记忆单元之临限电压朝向小于该抹除证实电压(Vev1)的临限电压设定。10.如申请专利范围第9项之装置,其中该抹除电路与该紧致抹除电路一致,且所选择的该基准电压(Vs1)大致等于该中间抹除速率之临限电压(Vm)。图式简单说明:第1图是具有快闪记忆体阵列的一积体电路实施例之示意图;第2a图是用来解说记忆单元之示意图;第2b图是具有浮接闸极的记忆体电晶体之横断面图;第3图是在非挥发性快闪记忆体设计中被抹除的各记忆单元的传统临限电压分布之图形;第4图是在选择性软性烧录之后的一非挥发性快闪记忆体设计的临限电压分布之图形;第5图是在非挥发性快闪记忆体设计的紧致化临限电压分布之图形;以及第6图是用来紧致化临限电压分布的方法实施例之流程图。 |
