| 主权项 |
1.一种从至少一控制端子在一双轨输入[100]与一双轨输出[120]间执行逻辑基本运算之电路,该电路包括:运算模式选择装置[110],用来当在一个或许多个控制端子上断定一个或许多个信号时选择一运算模式;'通过'装置[130],用来在'通过'逻辑运算模式下操作该电路,其中呈现在双轨输入上的资讯被未受影响地移转到双轨输出上;'左'装置[140],用来在'左'逻辑运算模式下操作该电路,其中呈现在输入左轨上的资讯被复制到双轨输出上;'互换'装置[150],用来在'互换'逻辑运算模式下操作该电路,其中呈现在双轨输入上的资讯被彼此互换到双轨输出上;'右'装置[160],用来在'右'逻辑运算模式下操作该电路,其中呈现在输入右轨上的资讯被复制到双轨输出上。2.如申请专利范围第1项之电路,该电路进一步在一'隔绝'非逻辑运算模式下操作,其中用来致能'通过'[130]、'左'[140]、'互换'[150]、或'右'[160]逻辑运算模式的诸装置中没有一个装置被启动有效,使得输出恒为无输出。3.如申请专利范围第1或2项之电路,该电路进一步在一'透通'非逻辑运算模式下操作,其中用来致能'通过'逻辑运算模式的装置[130]恒被启动有效,使得双轨输入与双轨输出恒被连接。4.如申请专利范围第1或2项之电路,该电路包括该等逻辑与非逻辑运算模式的任何次集合。5.一种实现逻辑功能之方法,该方法使用许多个如申请专利范围第1或2项之电路,该方法之特征为其包括下列诸步骤:级联该等电路,连接一电路的一双轨输出至一个或更多个电路[720]的双轨输入,从而形成一该等电路之组合体;由各电路之选择装置[110]建立该等电路之组合体内的导通路径,其中该等路径系由呈现在该选择装置的控制端子上之逻辑状态及由该组合体实现之逻辑功能决定;使用呈现在该组合体之任何电路的双轨输出上之状态,不论其位于路径的末端[560]或路径的中间点[640],用来驱动相同或传统布耳逻辑的其他组合体[570],以便共同实现逻辑功能。6.如申请专利范围第5项实现逻辑功能之方法,该方法系藉形成一阵列而完成,该阵列[800]具有复数个元件,每个元件包括一个或更多个形成该组合体之电路。7.如申请专利范围第6项实现逻辑功能之方法,该方法系藉形成一阵列而完成,该阵列在各元件内包括四个电路,每个电路用于形成阵列[800]之电路位置图内四个基本方向—即北、东、南、及西方向—的一个方向,使得阵列内可形成北至南、东至西、南至北、及西至东路径、或其一部份。8.如申请专利范围第6项之方法,其中该阵列包括西北、东北、东南、及西南方向,使得阵列的每个元件可用任何其周遭相邻元件合并。9.如申请专利范围第6项之方法,其中该阵列包括使用于其非逻辑模式之一的电路,以在该等电路之阵列中开始或终止一路径。图式简单说明:第一图描绘由4个互斥的控制端子支援的新型转移逻辑单元(TLC)之运算模式。第二图描绘由两个经编码控制端子支援的转移逻辑单元之运算模式。第三图是有四个控制端子之根据CMOS技术的TLC之实现范例。第四图是有四个控制端子仅使用8个场效电晶体之TLC的另一种实现范例。第五图显示一种代表本发明之TLC的结合,实现一8位元比较器。第六图—基于对比—显示相同的一组TLC之三种可能用法来实现宽布耳运算元。第七图显示TLC可级联形成一树状结构以实现一解码器功能。第八图显示一阵列的TLC,其中某些单元被用以实现逻辑,而其他的单元被用以将逻辑的不连贯部份隔绝或相互连接。 |
