| 主权项 |
1.一种半导体积体电路,其系具备包含有导电性之 栓塞之配线构造,而该导电性之栓塞,系贯穿基板 上之绝缘膜,其特征为:具备有, 第1绝缘膜; 第2绝缘膜,形成于前述第1绝缘膜之上层; 连接口,贯穿前述第1绝缘膜和第2绝缘膜; 导电性栓塞,设置于前述连接口之中; 配线层,系设置于前述第2绝缘膜之上层,以便于与 前述导电性栓塞相导通;以及 凹槽,俾使前述连接口之内部中之前述导电性栓塞 之上端面,位处在更低于前述第2绝缘膜之表面之 位置上,而前述第2绝缘膜之膜厚,系大于前述凹槽 之深度。2.一种半导体积体电路,其系具备包含有 导电性之栓塞之配线构造,而该导电性之栓塞,系 贯穿基板上之绝缘膜,其特征为:具备有, 第1绝缘膜; 第2绝缘膜,形成于前述第1绝缘膜之上层; 连接口,贯穿前述第1绝缘膜和第2绝缘膜; 导电性栓塞,设置于前述连接口之中;以及 配线层,设置于前述第2绝缘膜之上层,以便于与前 述导电性栓塞相导通,而 前述连接口,系在该连接口之开口端部之附近,越 接近其开口端部,则其开口直径越增大。3.如申请 专利范围第1或2项之半导体积体电路,其中前述第1 绝缘膜,系含有硼(B)和磷(P)中之至少一种, 前述第2绝缘膜,并未含有硼(B)和磷(P)中之任何一 种。4.如申请专利范围第1或2项之半导体积体电路 ,其中前述导电性栓塞系含有钨(W)。5.如申请专利 范围第2项之半导体积体电路,其中前述之导电性 栓塞,系第1高熔点金属膜和第2高熔点金属膜之层 积膜。6.一种半导体积体电路之制造方法,其系具 备包含有导电性之栓塞之配线构造,而该导电性之 栓塞,系贯穿基板上之绝缘膜,其特征为:具备有以 下所叙述之步骤, 在第1绝缘膜之上层,形成第2绝缘膜之步骤; 形成贯穿前述第1绝缘膜和第2绝缘膜之连接口之 步骤; 在前述连接口之内部和前述第2绝缘膜之表面,形 成导电膜之步骤; 藉由对于前述导电膜,进行回蚀刻(etch-back)处理,一 直到曝露出前述之第2绝缘膜为止,以便于形成前 述连接口之内部之导电性栓塞之步骤;以及 在前述第2绝缘膜之上层,形成与前述导电性栓塞 相导通的配线层之步骤,而 前述第2绝缘膜之膜厚,系大于进行前述回蚀刻处 理时形成于前述导电性栓塞之上端面之凹槽的深 度。7.一种半导体积体电路之制造方法,其系具备 包含有导电性之栓塞之配线构造,而该导电性之栓 塞,系贯穿基板上之绝缘膜,其特征为:具备有以下 所叙述之步骤, 在第1绝缘膜之上层,形成第2绝缘膜之步骤; 形成贯穿前述第1绝缘膜和第2绝缘膜之连接口之 步骤; 在前述连接口之内部和前述第2绝缘膜之表面,形 成导电膜之步骤; 藉由对于前述导电膜,进行回蚀刻处理,一直到曝 露出前述第2绝缘膜为止,以便于形成前述连接口 之内部之导电性栓塞之步骤;以及, 在形成前述导电性栓塞之后,对于前述第2绝缘膜 之表面进行回蚀刻处理之步骤;以及 在前述第2绝缘膜之上层,形成与前述导电性栓塞 相导通的配线层之步骤。图式简单说明: 第一图系为本发明之实施形态1之半导体积体电路 之剖面图。 第二图系为用以说明第一图所示之半导体积体电 路之制造方法之图式(其1)。 第三图系为用以说明第一图所示之半导体积体电 路之制造方法之图式(其2)。 第四图系为用以说明第一图所示之半导体积体电 路之制造方法之连接口之开口端部之扩大图(其1) 。 第五图系为用以说明第一图所示之半导体积体电 路之制造方法之连接口之开口端部之扩大图(其2) 。 第六图系为本发明之实施形态2之半导体积体电路 之剖面图。 第七图系为用以说明第六图所示之半导体积体电 路之制造方法之连接口之开口端部之扩大图(其1) 。 第八图系为用以说明第六图所示之半导体积体电 路之制造方法之连接口之开口端部之扩大图(其2) 。 第九图系为用以说明第六图所示之半导体积体电 路之制造方法之连接口之开口端部之扩大图(其3) 。 第十图系为用以说明习知之先前技术之半导体积 体电路之制造方法之图式(其1)。 第十一图系为用以说明习知之先前技术之半导体 积体电路之制造方法之图式(其2)。 第十二图系为用以说明习知之先前技术之半导体 积体电路之制造方法之图式(其3)。 第十三图系为用以说明习知之先前技术之半导体 积体电路之制造方法之图式(其4)。 第十四图系为用以说明习知之先前技术之半导体 积体电路之制造方法之连接口之开口端部之扩大 图(其1)。 第十五图系为用以说明习知之先前技术之半导体 积体电路之制造方法之连接口之开口端部之扩大 图(其2)。 第十六图系为用以说明习知之先前技术之半导体 积体电路之制造方法之图式(其5)。 |
